JPH0644189A - プロセッサ間通信用レジスタ回路 - Google Patents
プロセッサ間通信用レジスタ回路Info
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- JPH0644189A JPH0644189A JP19817092A JP19817092A JPH0644189A JP H0644189 A JPH0644189 A JP H0644189A JP 19817092 A JP19817092 A JP 19817092A JP 19817092 A JP19817092 A JP 19817092A JP H0644189 A JPH0644189 A JP H0644189A
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- Japan
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- processor
- address
- memory
- circuit
- register
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- Pending
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Abstract
(57)【要約】
【目的】 回路規模を小さくして大量の通信を実行でき
るプロセッサ間通信用レジスタ回路を提供すること。 【構成】 本プロセッサ間通信用レジスタ回路は、レジ
スタ用メモリ３１、アドレス出力手段（３２，３３）、
競合回路３４からなる。レジスタ用アドレス３１は、各
プロセッサ１a ，１b からの入出力アクセスにより書き
込み、読み出しを行うことができる。また、アドレス出
力手段（３２，３３）は、各プロセッサ１ a ，１b から
のアドレスをメモリ６に対するアドレスとして与える。
また、各プロセッサ１a 、１b からの入出力アクセスを
調停し、その調停結果をアドレス出力手段（３２，３
３）に与える。これにより、各プロセッサ１a 、１
b は、メモリ３１を介在して通信を行うことができる。
るプロセッサ間通信用レジスタ回路を提供すること。 【構成】 本プロセッサ間通信用レジスタ回路は、レジ
スタ用メモリ３１、アドレス出力手段（３２，３３）、
競合回路３４からなる。レジスタ用アドレス３１は、各
プロセッサ１a ，１b からの入出力アクセスにより書き
込み、読み出しを行うことができる。また、アドレス出
力手段（３２，３３）は、各プロセッサ１ a ，１b から
のアドレスをメモリ６に対するアドレスとして与える。
また、各プロセッサ１a 、１b からの入出力アクセスを
調停し、その調停結果をアドレス出力手段（３２，３
３）に与える。これにより、各プロセッサ１a 、１
b は、メモリ３１を介在して通信を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサ間通信用レ
ジスタ回路に関し係わり、特に複数のプロセッサがメモ
リを介して入出力命令で通信を行うときに使用されるプ
ロセッサ間通信用レジスタ回路に関する。
ジスタ回路に関し係わり、特に複数のプロセッサがメモ
リを介して入出力命令で通信を行うときに使用されるプ
ロセッサ間通信用レジスタ回路に関する。
【０００２】
【従来の技術】従来のこの種のプロセッサ間通信用レジ
スタ回路は、周知のとおり、複数のプロセッサがレジス
タを介して入出力命令で通信を行う際に使用されてい
る。
スタ回路は、周知のとおり、複数のプロセッサがレジス
タを介して入出力命令で通信を行う際に使用されてい
る。
【０００３】図３は、従来のプロセッサ間通信用レジス
タ回路を示すブロック図である。図３では、複数のプロ
セッサ１０１a 、１０１b にはプロセッサ間通信用レジ
スタ回路１０３が介在しており、各プロセッサ１０
１a 、１０１b はプロセッサ間通信用レジスタ回路１０
３を介して入出力命令（ＩＯ命令）で通信を行うように
なっている。
タ回路を示すブロック図である。図３では、複数のプロ
セッサ１０１a 、１０１b にはプロセッサ間通信用レジ
スタ回路１０３が介在しており、各プロセッサ１０
１a 、１０１b はプロセッサ間通信用レジスタ回路１０
３を介して入出力命令（ＩＯ命令）で通信を行うように
なっている。
【０００４】プロセッサ間通信用レジスタ回路１０３
は、各プロセッサ１０１a 、１０１bからの入出力（Ｉ
Ｏ）アクセスの数量分のレジスタ１３１と、ＩＯアクセ
スの際に各プロセッサ１０１a 、１０１b から発生する
アドレスから任意の一つのレジスタ１３１を選択するた
めのアドレスデコーダ１３２a ，１３２b と、これらア
ドレスデコーダ１３２a ，１３２b からのアドレスを選
択する複数のセレクタ１３３と、複数のプロセッサ１０
１a 、１０１b からのアクセスを調停する競合回路１３
４とから構成されている。
は、各プロセッサ１０１a 、１０１bからの入出力（Ｉ
Ｏ）アクセスの数量分のレジスタ１３１と、ＩＯアクセ
スの際に各プロセッサ１０１a 、１０１b から発生する
アドレスから任意の一つのレジスタ１３１を選択するた
めのアドレスデコーダ１３２a ，１３２b と、これらア
ドレスデコーダ１３２a ，１３２b からのアドレスを選
択する複数のセレクタ１３３と、複数のプロセッサ１０
１a 、１０１b からのアクセスを調停する競合回路１３
４とから構成されている。
【０００５】ここで、例えばプロセッサ１０１a がＩＯ
命令であるＩＯライトＷa を出して一つのレジスタ１３
１にデータを書き込み、別のプロセッサ１０１b がその
レジスタ１３１からＩＯ命令であるＩＯリードＲb を出
し、競合回路１３４からリードＲm またはライトＷm を
出すことにより、両プロセッサ１０１a 、１０１b 間で
通信を行っていた。
命令であるＩＯライトＷa を出して一つのレジスタ１３
１にデータを書き込み、別のプロセッサ１０１b がその
レジスタ１３１からＩＯ命令であるＩＯリードＲb を出
し、競合回路１３４からリードＲm またはライトＷm を
出すことにより、両プロセッサ１０１a 、１０１b 間で
通信を行っていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のプロセッサ間通信用レジスタ回路では、通信量
が増大すると、レジスタの数量も多数必要になるため、
回路数が増大するという欠点があった。
た従来のプロセッサ間通信用レジスタ回路では、通信量
が増大すると、レジスタの数量も多数必要になるため、
回路数が増大するという欠点があった。
【０００７】本発明は、上述した欠点を解消し、回路規
模を小さくして大量の通信を実行できるプロセッサ間通
信用レジスタ回路を提供することを目的とする。
模を小さくして大量の通信を実行できるプロセッサ間通
信用レジスタ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述した目的を達成する
ために、本発明のプロセッサ間通信用レジスタ回路は、
複数のプロセッサ間で入出力命令で通信を行うプロセッ
サ間通信用レジスタ回路において、各プロセッサからの
入出力アクセスにより書き込み、読み出しを行うメモリ
と、各プロセッサからのアドレスをメモリに対するアド
レスとして与えるアドレス出力手段と、各プロセッサか
らの入出力アクセスを調停する競合回路とを備えてい
る。
ために、本発明のプロセッサ間通信用レジスタ回路は、
複数のプロセッサ間で入出力命令で通信を行うプロセッ
サ間通信用レジスタ回路において、各プロセッサからの
入出力アクセスにより書き込み、読み出しを行うメモリ
と、各プロセッサからのアドレスをメモリに対するアド
レスとして与えるアドレス出力手段と、各プロセッサか
らの入出力アクセスを調停する競合回路とを備えてい
る。
【０００９】ここで、アドレス出力手段は、各プロセッ
サからのアドレスを取込み、下位メモリアドレスＤＡを
出力するアドレスセレクタと、各プロセッサからのアド
レスを取込み、上位アドレスを生成する上位アドレス生
成回路とから構成すればよい。
サからのアドレスを取込み、下位メモリアドレスＤＡを
出力するアドレスセレクタと、各プロセッサからのアド
レスを取込み、上位アドレスを生成する上位アドレス生
成回路とから構成すればよい。
【００１０】また、メモリは各プロセッサの制御アドレ
スマップに基づいて分割されており、各プロセッサは制
御アドレスマップに基づいてメモリをアクセスするよう
にしたことを特徴とするものである。
スマップに基づいて分割されており、各プロセッサは制
御アドレスマップに基づいてメモリをアクセスするよう
にしたことを特徴とするものである。
【００１１】したがって、本発明では、各プロセッサ
は、入出力アクセスによりデータをメモリに書き込み、
メモリからデータを読み出す。この際に、各プロセッサ
から出力されるアドレスは、アドレス出力手段で変換さ
れメモリに対するアドレスとして与えられる。競合回路
は、各プロセッサからの入出力アクセスを調停し、その
調停結果をアドレス出力手段に与える。これにより、各
プロセッサは、メモリを介して通信を行うことができ
る。
は、入出力アクセスによりデータをメモリに書き込み、
メモリからデータを読み出す。この際に、各プロセッサ
から出力されるアドレスは、アドレス出力手段で変換さ
れメモリに対するアドレスとして与えられる。競合回路
は、各プロセッサからの入出力アクセスを調停し、その
調停結果をアドレス出力手段に与える。これにより、各
プロセッサは、メモリを介して通信を行うことができ
る。
【００１２】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００１３】図１は、本発明のプロセッサ間通信用レジ
スタ回路の実施例を示すブロック図である。
スタ回路の実施例を示すブロック図である。
【００１４】図１では、複数のプロセッサ１a 、１b の
間にはプロセッサ間通信用レジスタ回路３を介在させて
あり、各プロセッサ１a 、１b はプロセッサ間通信用レ
ジスタ回路３を介して入出力命令（ＩＯ命令）で通信を
行う。
間にはプロセッサ間通信用レジスタ回路３を介在させて
あり、各プロセッサ１a 、１b はプロセッサ間通信用レ
ジスタ回路３を介して入出力命令（ＩＯ命令）で通信を
行う。
【００１５】上述したプロセッサ間通信用レジスタ回路
３は、各プロセッサ１a 、１b からの通信データを記憶
するレジスタ用のメモリ３１と、ＩＯアクセスの際に各
プロセッサ１a 、１b から発生するアドレスを取込み、
上位メモリアドレスＵＡおよびメモリチップセレクト
（メモリＣＳ）を生成する上位アドレス生成回路３２
と、ＩＯアクセスの際に各プロセッサ１a 、１b から発
生するアドレスを取込み、下位メモリアドレスＤＡを選
択して出力する複数のアドレスセレクタ３３と、複数の
プロセッサ１０１a 、１０１b からのＩＯアクセス（Ｉ
ＯリードＲa ，Ｒb、およびＩＯライトＷa ，Ｗb ）を
調停する競合回路１３４とから構成されている。なお、
上位アドレス生成回路３２と、アドレスセレクタ３３と
で、各プロセッサからのアドレスをメモリに対するアド
レスとして与えるアドレス出力手段が構成されている。
３は、各プロセッサ１a 、１b からの通信データを記憶
するレジスタ用のメモリ３１と、ＩＯアクセスの際に各
プロセッサ１a 、１b から発生するアドレスを取込み、
上位メモリアドレスＵＡおよびメモリチップセレクト
（メモリＣＳ）を生成する上位アドレス生成回路３２
と、ＩＯアクセスの際に各プロセッサ１a 、１b から発
生するアドレスを取込み、下位メモリアドレスＤＡを選
択して出力する複数のアドレスセレクタ３３と、複数の
プロセッサ１０１a 、１０１b からのＩＯアクセス（Ｉ
ＯリードＲa ，Ｒb、およびＩＯライトＷa ，Ｗb ）を
調停する競合回路１３４とから構成されている。なお、
上位アドレス生成回路３２と、アドレスセレクタ３３と
で、各プロセッサからのアドレスをメモリに対するアド
レスとして与えるアドレス出力手段が構成されている。
【００１６】上述した実施例の作用を図１を基に図２を
参照して説明する。
参照して説明する。
【００１７】図２は、プロセッサ１a とプロセッサ１b
の制御アドレスマップＡＭa 、ＡＭ b と、レジスタ用メ
モリ３１のメモリマップＭＭとを示したものであり、各
プロセッサ１a 、１b は各制御アドレスマップＡＭa 、
ＡＭb で指定されたメモリ３１のメモリマップＭＭのエ
リアのみをアクセスできることになる。
の制御アドレスマップＡＭa 、ＡＭ b と、レジスタ用メ
モリ３１のメモリマップＭＭとを示したものであり、各
プロセッサ１a 、１b は各制御アドレスマップＡＭa 、
ＡＭb で指定されたメモリ３１のメモリマップＭＭのエ
リアのみをアクセスできることになる。
【００１８】プロセッサ１a からプロセッサ１b へデー
タを転送する場合、プロセッサ１aがＩＯライトＷa を
出力すると、競合回路３４がプロセッサ１b からのＩＯ
アクセスとの調停を行う。ここで、プロセッサ１a が勝
つと競合回路３４は、アドレスセレクタ３３および上位
アドレス生成回路３２に対して、プロセッサ１a が勝っ
たことを通知する。そして、アドレスセレクタ３３はプ
ロセッサ１a のアドレスをレジスタ用メモリ３１の下位
アドレスとして選択し、上位アドレス生成回路３２はレ
ジスタ用メモリマップ上のプロセッサ１a が書込むべき
上位アドレスを出力し、メモリＣＳを出力する。
タを転送する場合、プロセッサ１aがＩＯライトＷa を
出力すると、競合回路３４がプロセッサ１b からのＩＯ
アクセスとの調停を行う。ここで、プロセッサ１a が勝
つと競合回路３４は、アドレスセレクタ３３および上位
アドレス生成回路３２に対して、プロセッサ１a が勝っ
たことを通知する。そして、アドレスセレクタ３３はプ
ロセッサ１a のアドレスをレジスタ用メモリ３１の下位
アドレスとして選択し、上位アドレス生成回路３２はレ
ジスタ用メモリマップ上のプロセッサ１a が書込むべき
上位アドレスを出力し、メモリＣＳを出力する。
【００１９】さらに、競合回路３４がレジスタ用メモリ
３１にメモリライトＷm を出力することにより、プロセ
ッサ１a からのデータの書き込みを完了する（図２のプ
ロセッサ１a の制御アドレスマップに従ってレジスタ用
メモリ３１のメモリマップＭＭ上に書き込む（ステップ
Ｓ１００））。
３１にメモリライトＷm を出力することにより、プロセ
ッサ１a からのデータの書き込みを完了する（図２のプ
ロセッサ１a の制御アドレスマップに従ってレジスタ用
メモリ３１のメモリマップＭＭ上に書き込む（ステップ
Ｓ１００））。
【００２０】一方、プロセッサ１b は、プロセッサ１a
からのデータを引き取るために、ＩＯリードＲb を出力
する。競合回路３４は、プロセッサ１a からのＩＯアク
セスとの調停を行い、プロセッサ１b が勝つと競合回路
３４はアドレスセレクタ３３および上位アドレス生成回
路３２に対し、プロセッサ１b が勝ったことを通知す
る。これにより、アドレスセレクタ３３は、プロセッサ
１b からのアドレスをレジスタ用メモリ３１の下位アド
レスとして選択する。また、上位アドレス生成回路３２
は、レジスタ用メモリ３１のメモリマップ上のプロセッ
サ１b が読みだすべきアドレスを出力し、かつメモリＣ
Ｓを出力する。
からのデータを引き取るために、ＩＯリードＲb を出力
する。競合回路３４は、プロセッサ１a からのＩＯアク
セスとの調停を行い、プロセッサ１b が勝つと競合回路
３４はアドレスセレクタ３３および上位アドレス生成回
路３２に対し、プロセッサ１b が勝ったことを通知す
る。これにより、アドレスセレクタ３３は、プロセッサ
１b からのアドレスをレジスタ用メモリ３１の下位アド
レスとして選択する。また、上位アドレス生成回路３２
は、レジスタ用メモリ３１のメモリマップ上のプロセッ
サ１b が読みだすべきアドレスを出力し、かつメモリＣ
Ｓを出力する。
【００２１】さらに、競合回路３４がレジスタ用メモリ
３１に対してメモリリードＲm を出力することにより、
レジスタ用メモリ３１からのデータを読み出しを完了
し、プロセッサ１b はデータの得ることができる（図２
のプロセッサ１b の制御アドレスマップＡＭb に従って
レジスタ用メモリ３１のメモリマップＭＭ上からデータ
を読みだす（ステップＳ２００））。
３１に対してメモリリードＲm を出力することにより、
レジスタ用メモリ３１からのデータを読み出しを完了
し、プロセッサ１b はデータの得ることができる（図２
のプロセッサ１b の制御アドレスマップＡＭb に従って
レジスタ用メモリ３１のメモリマップＭＭ上からデータ
を読みだす（ステップＳ２００））。
【００２２】なお、プロセッサ１b がレジスタ用メモリ
３１に書き込み（図２のステップＳ３００）、プロセッ
サ１a がレジスタ用メモリ３１からデータを読み出す場
合（図２のステップＳ４００）、上述した動作と逆にな
る。
３１に書き込み（図２のステップＳ３００）、プロセッ
サ１a がレジスタ用メモリ３１からデータを読み出す場
合（図２のステップＳ４００）、上述した動作と逆にな
る。
【００２３】
【発明の効果】以上説明したように本発明によれば、入
出力命令によるプロセッサ間通信を、メモリで構成した
ので、回路規模を小さくすることができ、かつ大量の通
信を行うことができるという効果がある。
出力命令によるプロセッサ間通信を、メモリで構成した
ので、回路規模を小さくすることができ、かつ大量の通
信を行うことができるという効果がある。
【図１】本発明に係るプロセッサ間通信用レジスタ回路
の実施例を示すブロック図である。
の実施例を示すブロック図である。
【図２】本発明の実施例の動作の説明図である。
【図３】従来のプロセッサ間通信用レジスタ回路を示す
ブロック図である。
ブロック図である。
１a 、１b プロセッサ ３ プロセッサ間通信用レジスタ回路 ３１ レジスタ用メモリ ３２ 上位アドレス生成回路 ３３ アドレスセレクタ ３４ 競合回路
Claims (3)
- 【請求項１】 複数のプロセッサ間において入出力命令
で通信を行うプロセッサ間通信用レジスタ回路におい
て、 上記各プロセッサからの入出力アクセスにより書き込
み、読み出しを行うメモリと、 前記各プロセッサからのアドレスをメモリに対するアド
レスとして与えるアドレス出力手段と、 前記各プロセッサからの入出力アクセスを調停する競合
回路とを備えたプロセッサ間通信用レジスタ回路。 - 【請求項２】 前記アドレス出力手段は、各プロセッサ
からのアドレスを取込み、下位メモリアドレスを出力す
るアドレスセレクタと、各プロセッサからのアドレスを
取込み、上位アドレスを生成する上位アドレス生成回路
とからなることを特徴とする請求項１記載のプロセッサ
間通信用レジスタ回路。 - 【請求項３】 前記メモリは各プロセッサの制御アドレ
スマップに基づいて分割されており、各プロセッサは制
御アドレスマップに基づいて前記メモリをアクセスする
ようにしたことを特徴とする請求項１記載のプロセッサ
間通信用レジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817092A JPH0644189A (ja) | 1992-07-24 | 1992-07-24 | プロセッサ間通信用レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817092A JPH0644189A (ja) | 1992-07-24 | 1992-07-24 | プロセッサ間通信用レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644189A true JPH0644189A (ja) | 1994-02-18 |
Family
ID=16386639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19817092A Pending JPH0644189A (ja) | 1992-07-24 | 1992-07-24 | プロセッサ間通信用レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235143A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | クラスタ構成の並列計算機 |
-
1992
- 1992-07-24 JP JP19817092A patent/JPH0644189A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235143A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | クラスタ構成の並列計算機 |
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