JPH0719226B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算処理装置と主記憶装置と入出力制御装置と
を含む情報処理装置に関し、特にこれら装置間はシステ
ム・バスで相互に接続し、キャッシュ・メモリと複数の
LSIチップとで構成される演算処理装置内ではクロス・
バー・スイッチ機能を有するチップによりキャッシュ・
メモリとLSIチップとを接続した情報処理装置に関す
る。

〔従来の技術〕

近年、電子デバイスの集積化の進歩が著しく、高性能の
演算処理装置も数個のLSIチップで実現されるようにな
ってきた。

ところで、このような高性能の演算処理装置では、処理
の一層の高速化を図る目的でキャッシュ・メモリが採用
されるが、LSIチップが複数個の場合はキャッシュ・メ
モリの読出し先や書込み元が複数のLSIチップにまたが
ることになり、個々にデータ・パスを設けるとキャッシ
ュ・メモリのピン数が膨大となってしまうことから、一
般にはデータ・パスをバス化して各LSIチップで共通利
用し、ピン数制限におさまるようにしている。

〔発明が解決しようとする課題〕

上述したように、従来の演算処理装置は、キャッシュ・
メモリとのアクセスのためのデータ・パスをバス化する
ことにより、キャッシュ・メモリのピン数を少なくして
いたが、バスに接続されるLSIチップ数が多くなるとバ
スの線長が長くなり、静電容量の増大によりバス上の信
号の遅延時間が増大してキャッシュ・メモリの高速なア
クセスが行えない等の欠点があった。特に、キャッシュ
・メモリのアクセスをパイプライン化している演算処理
装置にあっては、キャッシュ・メモリの読出し時間の増
大はマシン・サイクルの短縮化を阻む直接的な要因とな
ることから、演算処理装置の性能を低下させることとな
り、その対策は重要な問題であった。

本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、高速なキャッシュ・メモリのアクセ
スを行うことのできる演算処理装置を備えた情報処理装
置を提供することにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するため、演算処理装置と主
記憶装置と入出力制御装置とを含む情報処理装置におい
て、 前記演算処理装置と前記主記憶装置と前記入出力制御装
置とはシステム・バスを介して相互に接続され、前記演
算処理装置は、キャッシュ・メモリと複数のLSIチップ
とを含み、任意の入出力端子間を接続状態とできるクロ
ス・バー・スイッチ機能を有するチップを介して前記キ
ャッシュ・メモリと２個以上の前記LSIチップとが接続
され、前記キャッシュ・メモリと２個以上の前記LSIチ
ップとの間のデータ転送を前記クロス・バー・スイッチ
機能を有するチップを通じて行う構成を有している。

〔作用〕

本発明の情報処理装置における演算処理装置にあって
は、クロス・バー・スイッチ機能を有するチップを介し
てキャッシュ・メモリとLSIチップとの間でデータ転送
が行われ、演算処理装置と主記憶装置と入出力制御装置
との間はシステム・バスを介して相互に接続される。

〔実施例〕

以下、本発明の実施例につき図面を参照して詳細に説明
する。

第１図は本発明の演算処理装置を含む情報処理装置の一
実施例を示す構成図である。第１図において、90が演算
処理装置であり、この演算処理装置90はシステム・バス
94を介して主記憶装置91,入出力制御装置92,システム制
御装置93と接続されている。なお、第１図では示してい
ないが、マルチプロセッサ構成においては他に数台の演
算処理装置をシステム・バス94に接続し、更に主記憶容
量の増大時には主記憶装置を複数台にしてシステム・バ
ス94に接続するものである。

また、演算処理装置90は、命令制御回路10,アドレス変
換制御回路20,バス制御回路30,演算制御回路40,高速演
算回路50,制御記憶回路60を構成する各LSIチップと、複
数個のランダム・アクセス・メモリ（RAM）から構成さ
れる制御記憶85と、キャッシュ・メモリ83,84と、アド
レス・アレイ（AA）81と、コピー・アドレス・アレイ
（CAA）82と、複数個のLSIチップから構成されるクロス
・バー・スイッチ70とで構成されている。

次に、キャッシュ・メモリ83,84および主記憶装置91に
対する読出しオペレーション動作について説明する。先
ず、命令あるいはオペランドの読出し指示と読出しアド
レスは命令制御回路10から結線102を介してアドレス変
換制御回路20へ転送される。上記読出しアドレスが仮想
アドレスの場合はアドレス変換制御回路20内で仮想アド
レスから実アドレスに変換される。アドレス変換制御回
路20は読出し実アドレスを結線201,202,203,204上に出
力し、キャッシュ・メモリ83,84と主記憶装置91との対
応関係、すなわちキャッシュ・メモリ83,84の登録情報
を記憶し登録の有無を判定するアドレス・アレイ81から
結線202′を介して返送される信号によりキャッシュ・
ヒット（登録有り）が否かを判定し、キャッシュ・ヒッ
トならばキャッシュ・メモリ83あるいはキャッシュ・メ
モリ84の読出しデータを有効としてクロス・バー・スイ
ッチ70を介して読出し先のLSIチップに返送する。返送
先は、一般的には、命令の読出しの場合は命令制御回路
10となり、オペランドの読出しの場合は演算制御回路40
となるが、特殊な動作においてはアドレス変換制御回路
20や高速演算回路50となることもある。一方、キャッシ
ュ・ヒットでない場合（キャッシュ・ミスあるいはNFB
と呼ばれる。）は、バス制御回路30によりシステム・バ
ス94を介して主記憶装置91に対しブロック転送要求を送
出する。そして、主記憶装置91から返送されるデータ
は、バス制御回路30を経た後、結線307,クロス・バー・
スイッチ70,結線837あるいは結線847によりキャッシュ
・メモリ83あるいはキャッシュ・メモリ84へ書込まれ
る。また、主記憶装置91からの第１回目の返送データは
クロス・バー・スイッチ70から返送先へ返送される。以
上のようにして読出しオペレーションが実行される。

次に、キャッシュ・メモリ83,84および主記憶装置91に
対する書込みオペレーション動作について説明する。先
ず、書込み指示と書込みアドレスは命令制御回路10で書
込みオペレーションを必要とする命令を解読した場合あ
るいはマイクロ・プログラムで書込みオペレーションを
実行する場合に命令制御回路10内で作成され、結線102
を介してアドレス変換制御回路20へ送出される。その書
込みアドレスが仮想アドレスの場合にはアドレス変換制
御回路20で実アドレスへ変換された後、アドレス変換制
御回路20内の書込みアドレスを保持するレジスタに保持
され、高速演算回路50等で書込みデータが準備された時
点で、キャッシュ・メモリ83あるいはキャッシュ・メモ
リ84への書込みと、主記憶装置91に対する書込み指示，
書込みアドレス，書込みデータのバス制御回路30への送
出とが実行される。ただし、キャッシュ・メモリ83ある
いはキャッシュ・メモリ84への書込みは、該当するアド
レスがキャッシュ・メモリ83あるいはキャッシュ・メモ
リ84に登録されている場合のみ行われる。そして、バス
制御回路30ではシステム・バス94を介して主記憶装置91
への書込みを実行する。なお、書込みデータは演算制御
回路40において主にマイクロ・プログラムの制御下で準
備され、結線405を介して高速演算回路50にある書込み
データを保持するレジスタへ送られた後、書込みアドレ
スとの同期をとって結線507を介してクロス・バー・ス
イッチ70へ送られ、バス制御回路30およびキャッシュ・
メモリ83あるいはキャッシュ・メモリ84へ転送される。
以上のようにして書込みオペレーションが実行される。

キャッシュ・メモリ83,84および主記憶装置91に対する
データの読出しオペレーションおよび書込みオペレーシ
ョンは以上のように実行されるものであるが、データが
転送されるデータ線は図示のように全て各回路を構成す
るLSIチップ間を１対１で接続するように配設されてな
るものであり、クロス・バー・スイッチ70により選択さ
れた結線の他は影響しないと共に、アクセス・パスの線
長が最短になるように各LSIチップをパッケージ上に実
装することができるため、パッケージ上のデータ線によ
る遅延時間を大幅に短縮することが可能である。すなわ
ち、従来の装置を第１図の実施例に当てはめてみると、
従来は結線207,107,407,507,307,837,847が並列に接続
されたバス構成となっていたため、トータルの線長が長
くなり、静電容量が増大してデータ転送の際の遅延時間
が大きくなってしまっていたが、本発明によればクロス
・バー・スイッチ70により選択された結線のみの静電容
量しか関係してこないと共に最短のアクセス・パスとす
ることができるため、静電容量に起因する遅延時間を大
幅に短縮することができるわけである。

次に、第２図は第１図におけるクロス・バー・スイッチ
70の内部構成の例を示す構成図である。第２図におい
て、847,837,307,207,507,407,107は、第１図において
示したように、各々キャッシュ・メモリ84,キャッシュ
・メモリ83,バス制御回路30,アドレス変換制御回路20,
高速演算回路50,演算制御回路40,命令制御回路10と接続
される結線である。なお、図では簡略化して記載してあ
るが、結線847,837,307,207,507,107はデータ幅が例え
ば８バイト（64ビット）となっているものである。ただ
し、結線407だけはデータ幅が他と異なり、例えば４バ
イトとなっている。しかして、結線847,837,307,207,50
7,407,107にそれぞれ対応してセレクタ710〜716および
入出力のドライバが設けられており、クロス・バー・ス
イッチ70の制御線である結線205としてセレクタ710〜71
6のセレクト信号205−S0〜205−S6と、ドライバの出力
イネーブル信号205−E0〜205−E4とが与えられ、アドレ
ス変換制御回路20により個々のセレクタ710〜716は独立
に制御されるようになっている。例えば、キャッシュ・
メモリ83から命令制御回路10へデータの読出しを行う場
合には、セレクタ716により結線107と結線837とを接続
する。

なお、本発明の直接的な内容ではないが、このクロス・
バー・スイッチ70はデータ幅を変換する機能も有してお
り、データ幅が均一でないLSIチップ同士を結合するこ
とができるようになっている。例えば、演算制御回路40
（前述したように結線407だけはデータ幅が他と異な
り、例えば４バイトである。）へデータの読出しを実行
する場合、キャッシュ・アクセス時はセレクタ715は読
出しアドレスに応じて結線837または結線847の入力デー
タを選択し、更に読出しアドレスに応じ８バイト内の上
位４バイトあるいは下位４バイトのいずれかの４バイト
を選択するようにセレクト信号205−S5が与えられるこ
とで、８バイト・データを４バイト・データとして演算
制御回路40に返送することができる。なお、他のLSIチ
ップ、例えば命令制御回路10へのデータ読出しの際は結
線107のデータ幅がキャッシュ・メモリ83,84等と同じ８
バイトであるため、４バイト単位の選択は不要である。

次に、第３図は第１図におけるアドレス変換制御回路20
の内部構成の一部を示したものである。第３図におい
て、要求コードは命令制御回路10から与えられる読出し
オペレーションあるいは書込みオペレーション等を指示
する情報が含まれたコードであり、要求アドレスは命令
制御回路10から与えられる読出し，書込みアドレス（命
令制御回路10から与えられる読出し，書込みアドレスが
仮想アドレスである場合は実アドレスに変換された後の
もの）である。

以下、動作を説明する。先ず、結線20−101および結線2
0−201に要求コードおよび要求アドレスが与えられる
と、要求コードは要求コード・レジスタ20−10にセット
され、要求アドレスは実アドレス・レジスタ20−20にセ
ットされる。通常状態では要求受付時に実アドレス・レ
ジスタ20−20に要求アドレスがセットされると同時に、
AAアドレス・レジスタ20−30と、DAアドレス・レジスタ
20−40あるいはDAアドレス・レジスタ20−41にも要求ア
ドレスの一部がセットされる。読出しまたは書込みオペ
レーション時はAAアドレス・レジスタ20−30,DAアドレ
ス・レジスタ20−40,20−41から結線202−204にアドレ
スが与えられてアドレス・アレイ81とキャッシュ・メモ
リ83またはキャッシュ・メモリ84とが読出され、アドレ
ス・アレイ81でキャッシュ・ヒットか否かが調べられ
る。そして、読出しオペレーションの場合は、キャッシ
ュ・ヒットならばキャッシュ・メモリ83またはキャッシ
ュ・メモリ84から読出したデータはクロス・バー・スイ
ッチ70を介して読出し先へ返送される。なお、キャッシ
ュ・メモリ83かキャッシュ・メモリ84のいずれから読出
しデータを返送するかは要求アドレス中の予め決められ
た１ビットの値に従って行われ、このビットの値が“0"
の時にキャッシュ・メモリ83（バンク＃０）が選択さ
れ、“1"の時にキャッシュ・メモリ84（バンク＃１）が
選択される。一方、キャッシュ・ヒットでない場合（キ
ャッシュ・ミスの場合）、実アドレス・レジスタ20−20
からセレクタ20−23を介して結線201によりバス制御回
路30へ主記憶装置91に対するブロック転送のアドレスが
送出され、バス制御回路30で読出されたブロック転送デ
ータの第１回の返送時、そのデータはクロス・バー・ス
イッチ70を介して読出し先に返送されると同時にキャッ
シュ・メモリ83またはキャッシュ・メモリ84へ登録され
る。なお、ブロック・サイズを32バイト、データの転送
幅を８バイトとすると、ブロック転送は８バイト転送を
４回実行することになる。また、キャッシュ・メモリ8
3,84のバンクをアドレスの下位から第５ビット目、すな
わち16バイト境界で分けることとすると、ブロック転送
データはキャッシュ・メモリ83とキャッシュ・メモリ84
へ２回ずつ（16バイトずつ）書込まれることになる。

一方、要求コード・レジスタ20−10に書込みオペレーシ
ョンの指示がセットされた場合は、アドレス・アレイ81
の参照とキャッシュ・メモリ83あるいはキャッシュ・メ
モリ84の読出しとが実行された後、要求アドレス（書込
みアドレス）は実アドレス・レジスタ20−20から実アド
レス・レジスタ20−22にセットされ、キャッシュ・メモ
リ83あるいはキャッシュ・メモリ84の読出しデータはデ
ータ・レジスタ20−50へセットされる。また、キャッシ
ュ・ヒットか否かの情報はデコーダ20−11に入力され、
要求コード・レジスタ20−12へセットされる。このよう
に書込みオペレーションの場合は、要求コード・レジス
タ20−10,実アドレス・レジスタ20−20の第１ステージ
から要求コード・レジスタ20−12,実アドレス・レジス
タ20−22の第２ステージに処理を移行させ、第１ステー
ジを空けることにより、後続の要求を受付けることがで
きるようになっている。すなわち、書込みオペレーショ
ンでは書込みデータを待ち合わせる必要から、このよう
な処理が可能となる。

さて、第２ステージの要求コード・レジスタ20−12,実
アドレス・レジスタ20−22にセットされた書込みオペレ
ーションの要求コード，要求アドレスは、高速演算回路
20内の書込みデータ・レジスタに書込みデータが準備さ
れるのを待ち合わせ、書込みデータが準備された時点で
書込み動作を行う。なお、本発明の直接的な内容ではな
いが、この実施例ではキャッシュ・ヒットの場合は書込
みに際してデータ幅内の全てのデータ（例えば８バイ
ト）を書換えない部分書込みであっても、データ幅内の
全てのデータを書変える全書込みとし、特に主記憶装置
91への書込みにかかる処理速度の向上を図れるようにな
っている。すなわち、アドレス・アレイ81の参照とキャ
ッシュ・メモリ83あるいはキャッシュ・メモリ84の読出
しとが実行された状態で、キャッシュ・メモリ83あるい
はキャッシュ・メモリ84の読出しデータは結線207を介
しデータ・レジスタ20−50に保持されるようになってお
り、書込みデータが準備された場合に、高速演算回路50
から結線507を介して転送される書込みデータと、アド
レス変換制御回路20のデータ・レジスタ20−50からセレ
クタ20−51および結線207を介して転送される書込み前
データとをクロス・バー・スイッチ70で受け、バイト単
位でデータの入換えを行い、新たな書込みデータを作成
するようになっている。つまり、バイト単位に書込みマ
スク（データ幅は８バイトの場合は８ビット）が設けら
れており、そのマスクが“1"のバイトのみが書込み前デ
ータと入換えられるようになっている。すなわち、書込
みマスクが“1"のバイトでは結線507の書込みデータを
選択し、書込みマスクが“0"のバイトでは結線207の書
込み前データを選択する。なお、この書込みマスクは書
込みデータとともに結線507でクロス・バー・スイッチ7
0に送出されるものであり、書込みマスク受入部720で受
信された後、結線205による制御信号と同時にセレクタ
の制御に使用される。この操作によりキャッシュ・ヒッ
ト時は、全書込みでない書込みオペレーションに対して
もバス制御回路30および主記憶装置91に対して全書込み
とすることが可能である。すなわち、全書込み化が可能
となる。なお、キャッシュ・ヒットの場合はデータ・レ
ジスタ20−50の内容は書込み前データとなるため、上記
のような処理が可能であるが、キャッシュ・ミスの場合
は内容は不定（パリティのみ保障される。）であるた
め、全書込み化は行えない。このようなキャッシュ・ミ
スの場合は全書込み化は不可能であるので、２バイト書
込みならそのまま２バイト部分書込みとしてバス制御回
路30へ送出され、キャッシュ・メモリ83,84への書込み
も実行しない。また、一般に主記憶装置91では８バイト
単位にエラー訂正符号（ECC）を有し、読出し１ビット
・エラーを訂正するようにしているため、例えば２バイ
ト部分書込み等の８バイト全書込み以外の書込み実行時
は、対応する８バイト境界データの読出しを行った後、
書込みデータの２バイトのみを差し換えて８バイト単位
にエラー訂正符号を再作成してデータとともに書込むこ
とが必要であり、全書込みに比べべ理時間が大きくなっ
てしまうことが考えられるが、その場合は、この処理時
間の遅れを救済するため、演算処理装置90内のキャッシ
ュ・メモリ83,84で上記の処理を予め実行し、主記憶装
置91に対しては全書込み動作として主記憶装置91の処理
時間を短縮することが可能である。

一方、本発明の直接的な内容ではないが、第３図におい
ては要求コード・レジスタおよび実アドレス・レジスタ
が２つのステージとなっており、２個のバンクに分割さ
れたキャッシュ・メモリ83,84に対して同時に書込み，
読出しが行えるようになっている。以下、第２ステージ
の要求コード・レジスタ20−12,実アドレス・レジスタ2
0−22に書込みオペレーションがセットされ、第１ステ
ージの要求コード・レジスタ20−10,実アドレス・レジ
スタ20−20に読出しオペレーションがセットされている
場合について動作を説明する。なお、この場合、書込
み，読出しを行うキャッシュ・メモリのバンクによって
動作が異なる。なお、バンクの選択は前述したように要
求アドレス中の予め決められた１ビットの値に従って行
われる。

（１）同一バンクの場合 この場合は第２ステージの書込みオペレーションが優先
され、DAアドレス・レジスタ20−40またはDAアドレス・
レジスタ20−41には書込みアドレス（実アドレス・レジ
スタ20−22の内容）の一部がセレクタ20−23,20−42,20
−43を介してセットされ、キャッシュ・メモリ83あるい
はキャッシュ・メモリ84への書込みアドレスを確保し、
書込みが行われる。また、第１ステージの読出しオペレ
ーションは書込みオペレーションが終了するのを待ち合
わせて行われる。

（２）別バンクの場合 この場合、例えば書込みがバンク＃０（キャッシュ・メ
モリ83）で読出しがバンク＃１（キャッシュ・メモリ8
4）の場合、書込みアドレスの一部はDAアドレス・レジ
スタ20−40に、読出しアドレスの一部はAAアドレス・レ
ジスタ20−30およびDAアドレス・レジスタ20−41にセッ
トされる。従って、第２ステージではDAアドレス・レジ
スタ20−40によりキャシュ・メモリ83のアドレスを確保
し、結線507,207により書込みデータを作成し、結線837
によりキャッシュ・メモリ83へデータを書込むと同時
に、結線307によりバス制御回路30へ書込みデータを送
出して主記憶装置91への書込みを行う。これと並列し
て、第１ステージではAAアドレス・レジスタ20−30とDA
アドレス・レジスタ20−41とによりアドレス・アレイ81
とキャッシュ・メモリ84のアドレスを確保し、キャッシ
ュ・メモリ84のデータを結線847により読み出す。この
時、読出し先が命令制御回路10または演算制御回路40な
らば上記の読出しデータを返送することが可能である。
ただし、高速演算回路50またはアドレス変換制御回路20
は第２ステージの書込みオペレーションにより使用され
ているため、これらへの読出しは不可である。

〔発明の効果〕

以上説明したように、本発明の情報処理装置において
は、演算処理装置内でのキャッシュ・メモリの読出し，
書込みのためのデータ・パスにバス方式を使わずにクロ
ス・バー・スイッチ機能を有するチップで直接にキャッ
シュ・メモリとLSIチップとの接続を行うようにしてい
るため、データ転送の行われるデータ・パスを形成する
トータルの線長を最短にすることが可能となり、高速な
キャッシュ・メモリのアクセスを実現することができる
効果がある。また、クロス・バー・スイッチ機能を有す
るチップはその制御の仕方により種々の形態のデータ・
パスを形成することができるため、同時に２つ以上のデ
ータ転送を行う等の柔軟なデータ転送も可能となる利点
がある。更に、情報処理装置を構成する演算処理装置，
主記憶装置，入出力制御装置はシステム・バスで相互接
続する構成を採用しているので、演算処理装置の増設に
よるマルチプロセッサ化や主記憶装置の増設による主記
憶容量の増大等が容易に行える。

【図面の簡単な説明】

第１図は本発明の演算処理装置を含む情報処理装置の構
成図、 第２図は第１図におけるクロス・バー・スイッチの内部
構成図および、 第３図は第１図におけるアドレス変換制御回路の内部構
成の一部を示す図である。 図において、90…演算処理装置、91…主記憶装置、92…
入出力制御装置、93…システム制御装置、94…システム
・バス、10…命令制御回路、20…アドレス変換制御回
路、30…バス制御回路、40…演算制御回路、50…高速演
算回路、60…制御記憶回路、70…クロス・バー・スイッ
チ、81…アドレス・アレイ、82…コピー・アドレス・ア
レイ、83,84…キャッシュ・メモリ、85…制御記憶。

Claims (1)

【特許請求の範囲】
1. 【請求項１】演算処理装置と主記憶装置と入出力制御装
   置とを含む情報処理装置において、 前記演算処理装置と前記主記憶装置と前記入出力制御装
   置とはシステム・バスを介して相互に接続され、 前記演算処理装置は、キャッシュ・メモリと複数のLSI
   チップとを含み、任意の入出力端子間を接続状態とでき
   るクロス・バー・スイッチ機能を有するチップを介して
   前記キャッシュ・メモリと２個以上の前記LSIチップと
   が接続され、前記キャッシュ・メモリと２個以上の前記
   LSIチップとの間のデータ転送を前記クロス・バー・ス
   イッチ機能を有するチップを通じて行う構成を有するこ
   とを特徴とした情報処理装置。