JPH0645362A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0645362A JPH0645362A JP21725292A JP21725292A JPH0645362A JP H0645362 A JPH0645362 A JP H0645362A JP 21725292 A JP21725292 A JP 21725292A JP 21725292 A JP21725292 A JP 21725292A JP H0645362 A JPH0645362 A JP H0645362A
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- JP
- Japan
- Prior art keywords
- electrode
- active layer
- gate
- gate electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲート耐圧Ｖgdo を劣化させることなく、飽
和ドレイン電流Ｉdss の増大化を図ることができる電界
効果トランジスタを得る。 【構成】 ゲート電極４とドレイン電極６間のＧａＡｓ
基板１の活性層２の表面上に、ソース電極５と短絡し、
且つ、ＧａＡｓ基板１に対してショットキー接合する接
地電極８を設ける。
和ドレイン電流Ｉdss の増大化を図ることができる電界
効果トランジスタを得る。 【構成】 ゲート電極４とドレイン電極６間のＧａＡｓ
基板１の活性層２の表面上に、ソース電極５と短絡し、
且つ、ＧａＡｓ基板１に対してショットキー接合する接
地電極８を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タ（以下、ＦＥＴと称す。）に関し、特に、ＦＥＴの高
出力化に関するものである。
タ（以下、ＦＥＴと称す。）に関し、特に、ＦＥＴの高
出力化に関するものである。
【０００２】
【従来の技術】図３は、従来のＦＥＴの構造を示す断面
側面図であり、図において、１はＧａＡｓ基板、２はＧ
ａＡｓ基板１中に形成された活性層、３はＧａＡｓ基板
１中にの活性層２の両側に形成された高濃度ドーピング
層、４は活性層２の表面のゲートを形成すべき部分上に
形成されたゲート電極、５は上記一方の高濃度ドーピン
グ層３上に形成され、接地されたソース電極、６は上記
他方の高濃度ドーピング層３上に形成されたドレイン電
極、７はゲート電極４下の電界集中領域、ＶGSは−３Ｖ
のゲートバイアス電圧、ＶDSは１０Ｖのドレインバイア
ス電圧である。
側面図であり、図において、１はＧａＡｓ基板、２はＧ
ａＡｓ基板１中に形成された活性層、３はＧａＡｓ基板
１中にの活性層２の両側に形成された高濃度ドーピング
層、４は活性層２の表面のゲートを形成すべき部分上に
形成されたゲート電極、５は上記一方の高濃度ドーピン
グ層３上に形成され、接地されたソース電極、６は上記
他方の高濃度ドーピング層３上に形成されたドレイン電
極、７はゲート電極４下の電界集中領域、ＶGSは−３Ｖ
のゲートバイアス電圧、ＶDSは１０Ｖのドレインバイア
ス電圧である。
【０００３】次に、動作について説明する。通常、図３
に示す従来のＦＥＴでは、ソース電極５を接地し、ドレ
イン電極６とソース電極５間に、ドレインバイアス電圧
ＶDSを印加し、ゲート電極４にゲートバイアス電圧ＶGS
を印加し、これらバイアス電圧の値を変化させることに
より、活性層２内の空乏層の大きさが変化して、トラン
ジスタの動作がＯＮ・ＯＦＦ制御される。
に示す従来のＦＥＴでは、ソース電極５を接地し、ドレ
イン電極６とソース電極５間に、ドレインバイアス電圧
ＶDSを印加し、ゲート電極４にゲートバイアス電圧ＶGS
を印加し、これらバイアス電圧の値を変化させることに
より、活性層２内の空乏層の大きさが変化して、トラン
ジスタの動作がＯＮ・ＯＦＦ制御される。
【０００４】一般に、ＦＥＴがＯＦＦ状態、図３中の符
号７で示すゲート電極４下のドレイン側領域に電界が集
中する。例えば、上記図３に示す動作状態でピンチオフ
する、ピンチオフ電圧Ｖｐが−３ＶのＦＥＴにおいて、
ゲート電極とソース電極間にバイアス電圧ＶDSを約１０
Ｖの範囲に制御して動作させる場合、ゲート電極４とド
レイン電極６間に印加される電圧は、ＯＦＦ状態（即
ち、ピンチオフした状態）で１３Ｖと最大になる。この
ため、このようなＦＥＴでは、ゲート破壊を生じさせな
いためには、ゲート耐圧Ｖgdo として最低１３Ｖを必要
とする。
号７で示すゲート電極４下のドレイン側領域に電界が集
中する。例えば、上記図３に示す動作状態でピンチオフ
する、ピンチオフ電圧Ｖｐが−３ＶのＦＥＴにおいて、
ゲート電極とソース電極間にバイアス電圧ＶDSを約１０
Ｖの範囲に制御して動作させる場合、ゲート電極４とド
レイン電極６間に印加される電圧は、ＯＦＦ状態（即
ち、ピンチオフした状態）で１３Ｖと最大になる。この
ため、このようなＦＥＴでは、ゲート破壊を生じさせな
いためには、ゲート耐圧Ｖgdo として最低１３Ｖを必要
とする。
【０００５】
【発明が解決しようとする課題】ところで、ＦＥＴを高
出力化するためには、飽和ドレイン電流Ｉdss を増大さ
せるとともに、ゲート耐圧Ｖgdo を向上させることが必
要である。そこで、従来より、飽和ドレイン電流Ｉdss
を増大させるために、チャネル（即ち、活性層２）の不
純物濃度と厚さを大きくすることが行われている。しか
しながら、ピンチオフ電圧Ｖｐは、Ｖｐ＝∫z ρ(z)dz
（式中、ｚは基板のショットキー接合界面からの深さ、
ρ(z) はｚ方向（深さ方向）の電荷密度分布を規定する
関数）で表されるように、チャネル（活性層２）の表
面、即ち、半導体基板１とゲート電極４とのショットキ
ー接合界面からの活性層２の深さと該活性層の電荷密度
分布によって増大するため、飽和ドレイン電流Ｉdss の
増大を図るためにチャネル（即ち、活性層２）の不純物
濃度と厚さを大きくすると、ピンチオフ電圧Ｖｐも増大
し、その結果、ゲート耐圧Ｖgdo が劣化して、所望の高
出力特性が得られなくなるという問題点があった。
出力化するためには、飽和ドレイン電流Ｉdss を増大さ
せるとともに、ゲート耐圧Ｖgdo を向上させることが必
要である。そこで、従来より、飽和ドレイン電流Ｉdss
を増大させるために、チャネル（即ち、活性層２）の不
純物濃度と厚さを大きくすることが行われている。しか
しながら、ピンチオフ電圧Ｖｐは、Ｖｐ＝∫z ρ(z)dz
（式中、ｚは基板のショットキー接合界面からの深さ、
ρ(z) はｚ方向（深さ方向）の電荷密度分布を規定する
関数）で表されるように、チャネル（活性層２）の表
面、即ち、半導体基板１とゲート電極４とのショットキ
ー接合界面からの活性層２の深さと該活性層の電荷密度
分布によって増大するため、飽和ドレイン電流Ｉdss の
増大を図るためにチャネル（即ち、活性層２）の不純物
濃度と厚さを大きくすると、ピンチオフ電圧Ｖｐも増大
し、その結果、ゲート耐圧Ｖgdo が劣化して、所望の高
出力特性が得られなくなるという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ゲート耐圧Ｖgdo を劣化させる
ことなく、飽和ドレイン電流Ｉdss の増大化を図ること
ができる新規な電極構造を備えた電界効果トランジスタ
を得ることを目的としている。
ためになされたもので、ゲート耐圧Ｖgdo を劣化させる
ことなく、飽和ドレイン電流Ｉdss の増大化を図ること
ができる新規な電極構造を備えた電界効果トランジスタ
を得ることを目的としている。
【０００７】
【課題を解決するための手段】この発明にかかる電界効
果トランジスタは、ゲート電極とドレイン電極間の活性
層を構成する半導体基板上に、ソース電極とは短絡し、
且つ、該半導体基板とショットキー接合を形成する接地
電極を形成したものである。
果トランジスタは、ゲート電極とドレイン電極間の活性
層を構成する半導体基板上に、ソース電極とは短絡し、
且つ、該半導体基板とショットキー接合を形成する接地
電極を形成したものである。
【０００８】
【作用】この発明においては、ゲート電極とドレイン電
極間の活性層を構成する半導体基板上に、ソース電極と
短絡し、且つ、該半導体基板とショットキー接合する接
地電極を形成したから、ゲート電極とドレイン電極間に
印加される電圧がこの接地電極を境にしてゲート電極側
と、ドレイン電極側とに分散し、ゲート電極のドレイン
電極側端部への電界集中が従来に比べて減少することと
なり、その結果、飽和ドレイン電流Ｉdss の増大にとも
なってピンチオフ電圧が増大しても、ゲート電極のドレ
イン電極側端部にかかる電界は大きくならず、ゲート耐
圧Ｖgdo の劣化を防止することができる。
極間の活性層を構成する半導体基板上に、ソース電極と
短絡し、且つ、該半導体基板とショットキー接合する接
地電極を形成したから、ゲート電極とドレイン電極間に
印加される電圧がこの接地電極を境にしてゲート電極側
と、ドレイン電極側とに分散し、ゲート電極のドレイン
電極側端部への電界集中が従来に比べて減少することと
なり、その結果、飽和ドレイン電流Ｉdss の増大にとも
なってピンチオフ電圧が増大しても、ゲート電極のドレ
イン電極側端部にかかる電界は大きくならず、ゲート耐
圧Ｖgdo の劣化を防止することができる。
【０００９】
【実施例】以下この発明の一実施例を図について説明す
る。図１は、この発明の一実施例によるＦＥＴの構成を
示す断面側面図であり、図２はその上面図である。これ
らの図において、図３と同一符号は同一または相当する
部分を示し、８はＧａＡｓ基板１とショットキー接合を
形成する接地電極、７１，７２はゲート電極４下と接地
電極８下の電界集中領域である。ここで、ゲート電極４
と接地電極８はＷＳｉ2 で形成されており、接地電極８
はソース電極５とは短絡させている。
る。図１は、この発明の一実施例によるＦＥＴの構成を
示す断面側面図であり、図２はその上面図である。これ
らの図において、図３と同一符号は同一または相当する
部分を示し、８はＧａＡｓ基板１とショットキー接合を
形成する接地電極、７１，７２はゲート電極４下と接地
電極８下の電界集中領域である。ここで、ゲート電極４
と接地電極８はＷＳｉ2 で形成されており、接地電極８
はソース電極５とは短絡させている。
【００１０】以下、動作について説明する。従来と同様
に、例えば、ピンチオフ電圧Ｖｐが−３ＶのＦＥＴであ
り、ドレインバイアス電圧ＶDSを約１０Ｖの範囲に制御
して動作させる場合、このＦＥＴでは、ゲート電極４と
ドレイン電極６間のＧａＡｓ基板１内の活性層２上のＷ
Ｓｉ2 からなる接地電極８により、図に示すように、電
界集中領域７１，７２が、ゲート電極４のドレイン側ゲ
ート電極端７１と接地電極８のドレイン側電極端７２と
に分散して形成され、それぞれ３Ｖ，１０Ｖの逆方向バ
イアスが印加されるようになる。
に、例えば、ピンチオフ電圧Ｖｐが−３ＶのＦＥＴであ
り、ドレインバイアス電圧ＶDSを約１０Ｖの範囲に制御
して動作させる場合、このＦＥＴでは、ゲート電極４と
ドレイン電極６間のＧａＡｓ基板１内の活性層２上のＷ
Ｓｉ2 からなる接地電極８により、図に示すように、電
界集中領域７１，７２が、ゲート電極４のドレイン側ゲ
ート電極端７１と接地電極８のドレイン側電極端７２と
に分散して形成され、それぞれ３Ｖ，１０Ｖの逆方向バ
イアスが印加されるようになる。
【００１１】このような本実施例のＦＥＴでは、ピンチ
オフ状態において、ゲート電極４とドレイン電極６間に
印加される電圧が、これらの間に設けられた接地電極８
を境にしてゲート電極４側と、ドレイン電極６側とに分
散して、ゲート電極４と接地電極８間にピンチオフ電圧
Ｖｐ分の電圧が印加されることになる。従って、活性層
２の濃度及び厚さを図３に示した従来のＦＥＴと同じと
したまま、該従来のＦＥＴに比べて、ピンチオフ電圧Ｖ
ｐ分だけゲート耐圧Ｖgdo を向上させることができる。
また、活性層２の濃度及び厚さを大きくして飽和ドレイ
ン電流Ｉdss の増大を図った場合には、これにともなっ
てピンチオフ電圧Ｖｐが増大しても、ゲート耐圧は劣化
せず、所望の高出力特性を有するＦＥＴを得ることがで
きる。
オフ状態において、ゲート電極４とドレイン電極６間に
印加される電圧が、これらの間に設けられた接地電極８
を境にしてゲート電極４側と、ドレイン電極６側とに分
散して、ゲート電極４と接地電極８間にピンチオフ電圧
Ｖｐ分の電圧が印加されることになる。従って、活性層
２の濃度及び厚さを図３に示した従来のＦＥＴと同じと
したまま、該従来のＦＥＴに比べて、ピンチオフ電圧Ｖ
ｐ分だけゲート耐圧Ｖgdo を向上させることができる。
また、活性層２の濃度及び厚さを大きくして飽和ドレイ
ン電流Ｉdss の増大を図った場合には、これにともなっ
てピンチオフ電圧Ｖｐが増大しても、ゲート耐圧は劣化
せず、所望の高出力特性を有するＦＥＴを得ることがで
きる。
【００１２】尚、上記実施例では、接地電極８の材料と
してはタングステンシリサイド（ＷＳｉ2 ）を用いた
が、該接地電極の材料はこれに限定されるものではな
く、例えば、上記ＧａＡｓ基板１とショットキー接合す
る他の高融点金属のシリサイド化物や、窒化物等を用い
てもよく、上記と同様の効果を得ることができる。
してはタングステンシリサイド（ＷＳｉ2 ）を用いた
が、該接地電極の材料はこれに限定されるものではな
く、例えば、上記ＧａＡｓ基板１とショットキー接合す
る他の高融点金属のシリサイド化物や、窒化物等を用い
てもよく、上記と同様の効果を得ることができる。
【００１３】
【発明の効果】以上のように、この発明によれば、ゲー
ト電極とドレイン電極間の活性層を構成する半導体基板
上に、ソース電極と短絡し、且つ、該半導体基板とショ
ットキー接合を形成する接地電極を設けるようにしたの
で、ゲート電極とドレイン電極間に印加される電圧を、
上記接地電極を境にしてゲート電極側とドレイン電極側
とに分散させることができ、従って、飽和ドレイン電流
Ｉdss の増大化のために活性層の濃度と厚さを大きく
し、これによってピンチオフ電圧が増大した場合の、ゲ
ート電極の電界集中領域へ印加される電圧の上昇が抑制
され、その結果、ゲート耐圧を劣化させることなく、飽
和ドレイン電流を増大化できるＦＥＴを得ることができ
る効果がある。
ト電極とドレイン電極間の活性層を構成する半導体基板
上に、ソース電極と短絡し、且つ、該半導体基板とショ
ットキー接合を形成する接地電極を設けるようにしたの
で、ゲート電極とドレイン電極間に印加される電圧を、
上記接地電極を境にしてゲート電極側とドレイン電極側
とに分散させることができ、従って、飽和ドレイン電流
Ｉdss の増大化のために活性層の濃度と厚さを大きく
し、これによってピンチオフ電圧が増大した場合の、ゲ
ート電極の電界集中領域へ印加される電圧の上昇が抑制
され、その結果、ゲート耐圧を劣化させることなく、飽
和ドレイン電流を増大化できるＦＥＴを得ることができ
る効果がある。
【図１】この発明の一実施例による電界効果トランジス
タの構造を示す断面側面図である。
タの構造を示す断面側面図である。
【図２】この発明の一実施例による電界交流トランジス
タの構造を示す上面図である。
タの構造を示す上面図である。
【図３】従来の電界効果トランジスタの構造を示す断面
側面図である。
側面図である。
１ ＧａＡｓ基板 ２ 活性層 ３ 高濃度ドーピング層 ４ ゲート電極 ５ ソース電極 ６ ドレイン電極 ７，７１，７２ 電界集中領域 ８ 接地電極
Claims (1)
- 【請求項１】 化合物半導体基板内に活性層を形成し、
該活性層表面にゲート電極を、該活性層の両側の高濃度
不純物領域の表面にソース及びトレイン電極をそれぞれ
形成してなる電界効果トランジスタにおいて、 上記ゲート電極とドレイン電極間の上記活性層が形成さ
れた化合物半導体基板表面に、該化合物半導体基板とシ
ョットキー接合し、且つ、上記ソース電極と短絡した接
地電極を設けたことを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21725292A JPH0645362A (ja) | 1992-07-21 | 1992-07-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21725292A JPH0645362A (ja) | 1992-07-21 | 1992-07-21 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645362A true JPH0645362A (ja) | 1994-02-18 |
Family
ID=16701237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21725292A Pending JPH0645362A (ja) | 1992-07-21 | 1992-07-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645362A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08268404A (ja) * | 1995-03-30 | 1996-10-15 | Iwaguro Seisakusho:Kk | 顆粒等の包装方法及び装置 |
| JP2007273795A (ja) * | 2006-03-31 | 2007-10-18 | Sanken Electric Co Ltd | 複合半導体装置 |
| JP2008277598A (ja) * | 2007-05-01 | 2008-11-13 | Sharp Corp | 電界効果トランジスタ |
| US7629632B2 (en) | 2006-11-15 | 2009-12-08 | Sharp Kabushiki Kaisha | Insulated-gate field effect transistor |
-
1992
- 1992-07-21 JP JP21725292A patent/JPH0645362A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08268404A (ja) * | 1995-03-30 | 1996-10-15 | Iwaguro Seisakusho:Kk | 顆粒等の包装方法及び装置 |
| JP2007273795A (ja) * | 2006-03-31 | 2007-10-18 | Sanken Electric Co Ltd | 複合半導体装置 |
| US7629632B2 (en) | 2006-11-15 | 2009-12-08 | Sharp Kabushiki Kaisha | Insulated-gate field effect transistor |
| JP2008277598A (ja) * | 2007-05-01 | 2008-11-13 | Sharp Corp | 電界効果トランジスタ |
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