JPH0645951A

JPH0645951A - シリアルデータ／パラレルデータ変換回路装置

Info

Publication number: JPH0645951A
Application number: JP19433392A
Authority: JP
Inventors: Kosuke Akaha; 浩介赤羽
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-07-22
Filing date: 1992-07-22
Publication date: 1994-02-18

Abstract

(57)【要約】【目的】大きな容量性負荷が接続されてもパルス信号異
常の発生がなく、しかも安価なシリアルデータ／パラレ
ルデータ変換回路装置を提供する。【構成】フリップ・フロップ回路装置１ａ，〜１ｎを従
属接続し、その入力端にインバータ回路５を接続して得
た反転シリアルデータパルス信号２１ａを初段のフリッ
プ・フロップ回路装置１ａの入力端子Ｄに与える。回路
装置１ａは、信号２１ａと同相の出力パルス信号４０ａ
を一方の出力端子Ｑから次段のフリップ・フロップ回路
装置１ｂの入力端子Ｄに出力し、かつ、信号２１ａに対
し反転しており、従ってシリアルデータパルス信号２０
と同相であり、しかも回路装置１ａに内蔵されたインバ
ータ回路でバッファされた出力パルス信号を出力端子Ｑ
Ｂから出力する。出力端子ＱＢからの出力パルス信号
が、パラレルデータパルス信号４０ａとして出力端子４
ａから出力される。回路装置１ｂ〜１ｎも同様に構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルデータパルス
信号をパラレルデータパルス信号に変換を行うシリアル
データ／パラレルデータ変換回路装置に関する。

【０００２】

【従来の技術】各種の電子システム装置において、シリ
アルデータパルスをパラレルデータパルスに変換を行う
変換回路装置が用いられている。図３に、従来技術によ
るフリップ・フロップ回路装置を用いたＮビットシリア
ルデータパルスに関するシリアルデータ／パラレルデー
タ変換回路装置のブロック回路図を示す。図３におい
て、１０ａ，……１０ｎは、入力端子Ｄ，出力端子Ｑ，
クロック信号入力端子Ｃをそれぞれ備えたフリップ・フ
ロップ回路装置（合計Ｎ個のフリップ・フロップ回路装
置１０を備える。）（以降、「ＦＦ」と略称する。）、
２はシリアルデータ入力端子、３はクロック信号入力端
子、４ａ，……４ｎはそれぞれのパラレルデータの出力
端子である。（合計Ｎ個のパラレルデータ出力端子４を
備える。）それぞれの「ＦＦ」１０は、その入力端子Ｄ
には前段の「ＦＦ」の出力端子Ｑから出力された（初段
の「ＦＦ」１０ａにあっては、シリアルデータ入力端子
２に入力されたＮビットのシリアルデータパルス信号２
０である。）データパルス信号が入力され、そのクロッ
ク信号入力端子Ｃにはクロック信号入力端子３に入力さ
れたクロックパルス信号３０が入力され、その出力端子
Ｑからは次段の「ＦＦ」１０の入力端子Ｄ、ならびにそ
れぞれが対応するパラレルデータ出力端子４（終段のフ
リップ・フロップ回路装置１０ｎにあっては、パラレル
データ出力端子４ｎへの出力のみである。）に、入力端
子Ｄに入力されたＨigh レベル（以降、「Ｈ」と略称す
る）／Ｌowレベル（以降、「Ｌ」と略称する）の２値信
号であるデータパルス信号と同一レベルのデータパルス
信号をデータパルス出力信号４９として出力する。

【０００３】上記の通りに構成されたＮビットシリアル
データパルスに関するシリアルデータ／パラレルデータ
変換回路装置は、図４の動作説明図に示す如く、Ｎビッ
トのシリアルデータパルス信号２０の「Ｈ」／「Ｌ」パ
ルスが、その入力端子Ｄに印加された初段の「ＦＦ」１
０ａは（図４（ｂ）参照）、まず、クロックパルス信号
３０（図４（ａ）参照）の立上りタイミング（Ｔ₀）に
おいて、データパルス信号２０の「Ｈ」信号を、「Ｆ
Ｆ」１０ａの内部に保持するとともに、その出力端子Ｑ
から入力端子Ｄに入力されているデータパルス信号２０
と同一レベルである「Ｈ」信号を、僅かな遅延時間；ｔ
_pLH（立上がり遅延時間）で、データパルス出力信号４
９ａ（それぞれの「ＦＦ」１０b 〜１０ｎからは、それ
ぞれのデータパルス出力信号４９b 〜４９ｎが出力され
る。）として出力する。

【０００４】次のクロックパルス信号３０の立上りタイ
ミング（Ｔ₁）において、データパルス信号２０が
「Ｌ」であることで、「ＦＦ」１０ａの内部に保持する
信号を「Ｈ」信号から「Ｌ」信号に切り換えるととも
に、その出力端子Ｑから出力されるデータパルス出力信
号４９ａも、僅かな遅延時間；ｔ_pHL（立下がり遅延時
間）で、「Ｌ」信号に切り換える（図４（ｃ）参照）。
前記のデータパルス出力信号４９ａは、パラレルデータ
出力端子４ａからデータパルス出力信号４８ａとして出
力されるとともに、次段の「ＦＦ」１０ｂの入力端子Ｄ
に、データパルス信号２８ｂとして入力される。

【０００５】次段の「ＦＦ」１０ｂ以降においても、初
段の「ＦＦ」１０ａにおける動作と同一の動作がなされ
ることで、各パラレルデータ出力端子４ａ〜４ｎから、
Ｎビットのシリアルデータパルス信号２０に対応するパ
ラレルデータパルス信号４８ａ〜４８ｎが出力されるの
で、シリアルデータ／パラレルデータ変換が実行される
こととなる。

【０００６】

【発明が解決しようとする課題】前述した従来技術によ
るシリアルデータ／パラレルデータ変換回路装置におい
ては、シリアルデータ／パラレルデータ変換は実行され
るのであるが、パラレルデータ出力端子４に、大きな容
量性負荷（例えば、ＭＯＳＦＥＴのゲート，配線路の浮
遊容量等がこれにあたる。）が接続された場合には、パ
ラレルデータパルス信号４８に遅延時間（ｔ_pLHあるい
はｔ_pHL）を越える大きな遅延時間が発生し、次段の
「ＦＦ」に加わるデータパルス信号２８も遅延し、しか
もその変化が緩慢になることから、後段の「ＦＦ」にお
けるデータパルス信号の切替え動作が異常になり、この
結果、後段の「ＦＦ」からのパラレルデータパルス信号
４８に異常が発生するという問題がある。

【０００７】図５は、大きな容量性負荷が接続された場
合の従来技術のシリアルデータ／パラレルデータ変換回
路装置の動作説明図である。図５において、（ａ），
（ｂ）は前述した図４の場合と同一の信号である。入力
端子Ｄにシリアルデータパルス信号２０（図５（ｂ）参
照）を印加された初段の「ＦＦ」１０ａは、まず、クロ
ックパルス信号３０（図５（ａ）参照）の立上りタイミ
ング（Ｔ₀）において、データパルス信号２０の「Ｈ」
信号を、「ＦＦ」１０ａの内部に保持するとともに、そ
の出力端子Ｑから入力端子Ｄに入力されているデータパ
ルス信号２０と同一レベルである「Ｈ」信号を、負荷の
持つ大きな容量値が原因となり、大きな遅延時間；ｔ
_lLH10aにより、データパルス出力信号４９ａとして出力
する。

【０００８】次のクロックパルス信号３０の立上りタイ
ミング（Ｔ₁）において、データパルス信号２０が
「Ｌ」であることで、「ＦＦ」１０ａの内部に保持する
信号を「Ｈ」信号から「Ｌ」信号に切り換えるととも
に、その出力端子Ｑから出力されるデータパルス出力信
号４９ａも、大きな遅延時間；ｔ_lHL10aで「Ｌ」信号に
切り換える（図５（ｃ）参照）。前記のデータパルス出
力信号４９ａは、パラレルデータ出力端子４ａからデー
タパルス出力信号４８ａとして出力されるとともに、次
段の「ＦＦ」１０ｂの入力端子Ｄに、データパルス信号
２８ｂとして入力される。

【０００９】第２段目の「ＦＦ」１０ｂにおいては、入
力端子Ｄに初段の「ＦＦ」１０ａからのデータパルス出
力信号４９ａがデータパルス信号２８ｂとして入力さ
れ、クロックパルス信号３０の立上りタイミング
（Ｔ₁）において、データパルス信号２８ｂの「Ｈ」信
号を取り込み、その出力端子Ｑから「Ｈ」信号の出力を
開始するのであるが、信号２８ｂの電圧上昇が緩慢であ
るので、「ＦＦ」１０ａの場合よりも長い遅延時間（ｔ
_lLH10b）により、「Ｈ」レベルに向かうデータパルス出
力信号４９ｂの出力を開始する（図５（ｄ）参照）。

【００１０】ところが、出力信号４９ｂが極めて長い遅
延時間（ｔ_lLH10b）になるため、次のクロックパルス信
号３０の立上りタイミング（Ｔ₂）の時点までに「Ｈ」
信号レべルに到達できていない。このため、クロックパ
ルス信号３０の立上りタイミング（Ｔ₂）において、デ
ータパルス信号２８ｂの「Ｌ」信号を受け取ると、「Ｆ
Ｆ」１０ｂのデータパルス出力信号４９ｂは、「Ｈ」信
号レべルに到達することなしに「Ｌ」レベルに向かう出
力に切り替わることとなり、出力信号４９ｂの波形が異
常になる。これが、パラレルデータパルス信号４８に発
生する異常の原因である。

【００１１】前述の従来例の問題を解決するための異な
る従来例として、フリップ・フロップ回路装置を用いた
Ｎビットシリアルデータパルスに関するシリアルデータ
／パラレルデータ変換回路装置のブロック回路図を図６
に示す。図６において図３と同一部分には、同一の符号
を付してその説明を省略する。図６において、１１ａ，
……１１ｎは、入力端子Ｄ，クロック信号入力端子Ｃ，
および同相出力端子Ｑ，と共に反転出力端子ＱＢをそれ
ぞれ備え、しかも、両出力端子Ｑ，ＱＢには図示しない
バッファ回路を介して出力信号パルスが出力されるよう
構成されたフリップ・フロップ回路装置である。

【００１２】それぞれの「ＦＦ」１１は、その入力端子
Ｄには前段の「ＦＦ」の同相出力端子Ｑから出力された
（初段の「ＦＦ」１１ａにあっては、シリアルデータ入
力端子２に入力されたＮビットのシリアルデータパルス
信号２０である。）データパルス信号が入力され、その
クロック信号入力端子Ｃにはクロック信号入力端子３に
入力されたクロックパルス信号３０が入力され、その同
相出力端子Ｑからは次段の「ＦＦ」１１の入力端子Ｄ
に、入力端子Ｄに入力された「Ｈ」／「Ｌ」のデータパ
ルス信号と同一レベルのデータパルス信号をデータパル
ス出力信号２５として出力し（終段のフリップ・フロッ
プ回路装置１１ｎでは、出力信号２５は不要であ
る。）、その反転出力端子ＱＢからは、入力端子Ｄに入
力された「Ｈ」／「Ｌ」のデータパルス信号に対して反
転したレベルのデータパルス信号をデータパルス出力信
号４５として出力する。

【００１３】パラレルデータ出力端子４からは、反転し
たデータパルス出力信号４５をインバータ回路８で再反
転して同相に戻したデータパルス信号が、パラレルデー
タパルス信号４６として出力される。上記の通りに構成
されたＮビットシリアルデータパルスに関するシリアル
データ／パラレルデータ変換回路装置においては、パラ
レルデータ出力端子４に大きな容量性負荷が接続された
としても、フリップ・フロップ回路装置１１は、その同
相出力端子Ｑ，および反転出力端子ＱＢがバッファ回路
を介して出力信号パルスを出力する構成とされているの
で、パルス信号４６に長い遅延時間が生じたとしても、
パルス出力信号２５はその影響を受けることはない。

【００１４】しかしながら、この異なる従来例において
は、フリップ・フロップ回路装置１１は、両出力端子
Ｑ，およびＱＢにバッファ回路を備え、しかも、反転出
力端子ＱＢからのデータパルス出力信号４５は、データ
パルス信号２０に対して反転しているので、これを再反
転するインバータ８が各フリップ・フロップ回路装置１
１に必要となることで、装置価格が高価になるという新
たな問題がある。

【００１５】本発明は、前述の従来技術の問題点に鑑み
なされたものであり、その目的は、大きな容量性負荷が
接続されたとしても異常なパラレルデータパルス信号を
発生することがなく、しかも安価なシリアルデータ／パ
ラレルデータ変換回路装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明では前述の目的
は、１）複数段の「ＦＦ」を従属接続して構成しシリア
ルデータパルス信号をパラレルデータパルス信号に変換
するシリアルデータ／パラレルデータ変換回路装置にお
いて、シリアルデータパルス信号の入力端にインバータ
回路を備え、「ＦＦ」は少なくともパルス信号を入力す
る入力端子と、クロック信号入力端子と、前記入力端子
から入力する入力パルス信号と同相のパルス信号を出力
する一方の出力端子と、前記一方の出力端子が出力する
パルス信号に対して反転したパルス信号をインバータ回
路を介して出力する他方の出力端子を備え、各段の前記
「ＦＦ」の前記一方の出力端子からの出力パルス信号を
次段の「ＦＦ」の前記入力端子に与え、各段の前記「Ｆ
Ｆ」の前記他方の出力端子からの出力パルス信号をパラ
レルデータパルス信号として出力する構成としたこと
で、達成される。

【００１７】

【作用】本発明においては、シリアルデータパルス信号
の入力端にインバータ回路を備え、「ＦＦ」は少なくと
もパルス信号を入力する入力端子と、クロック信号入力
端子と、前記入力端子から入力する入力パルス信号と同
相のパルス信号を出力する一方の出力端子と、前記一方
の出力端子が出力するパルス信号に対して反転したパル
ス信号をインバータ回路を介して出力する他方の出力端
子を備え、各段の前記「ＦＦ」の前記一方の出力端子か
らの出力パルス信号を次段の「ＦＦ」の前記入力端子に
与え、各段の前記「ＦＦ」の前記他方の出力端子からの
出力パルス信号をパラレルデータパルス信号として出力
する構成としたことで、次段に与えられる出力パルス信
号と、パラレルデータパルス信号とは、各段の「ＦＦ」
の互いに異なる出力端子から出力されるとともに、負荷
に対してパラレルデータパルス信号を供給する「ＦＦ」
の反転出力端子からは、パルス信号はインバータ回路を
出力バッファ回路として出力されることで、次段に与え
られる入力パルス信号を出力する「ＦＦ」の同相出力端
子からのパルス信号には、容量性負荷が原因となる遅延
動作の影響は及ばない。

【００１８】また、「ＦＦ」は、バッファ回路を反転出
力端子側のみに備えればよいことと、インバータ回路
は、反転出力端子から出力されるパラレルデータパルス
信号を、シリアルデータパルス信号と同相に戻すため
に、シリアルデータパルス信号の入力端だけに挿入すれ
ば済むことで、回路構成が簡単化される。

【００１９】

【実施例】以下本発明の実施例を図面を参照して詳細に
説明する。図１は、本発明の一実施例によるフリップ・
フロップ回路装置を用いたＮビットシリアルデータパル
スに関するシリアルデータ／パラレルデータ変換回路装
置のブロック回路図、図２は、図１におけるフリップ・
フロップ回路装置の要部回路図である。図１，２におい
て、図３の従来例と同一部分には、同一の符号を付して
その説明を省略する。図１において、１ａ，……１ｎ
は、入力端子Ｄ，クロック信号入力端子Ｃ、入力端子Ｄ
から入力する入力パルス信号と同相のパルス信号を出力
する一方の出力端子Ｑ，一方の出力端子Ｑが出力するパ
ルス信号に対して反転したパルス信号を出力する他方の
出力端子ＱＢをそれぞれ備えたフリップ・フロップ回路
装置（合計Ｎ個のフリップ・フロップ回路装置１を備え
る。）（以降、「ＦＦ」と略称する）。５は、シリアル
データ入力端子２に入力されたＮビットのシリアルデー
タパルス信号（「Ｈ」／「Ｌ」の２値信号である）２０
を、これと反転したシリアルデータパルス信号２１ａに
変換するインバータ回路である。

【００２０】それぞれの「ＦＦ」１は、その入力端子Ｄ
には前段の「ＦＦ」の出力端子Ｑから出力された（初段
の「ＦＦ」１ａにあっては、前記反転データパルス信号
２１ａである。）データパルス信号４０が入力され、そ
のクロック信号入力端子Ｃにはクロック信号入力端子３
に入力されたクロックパルス信号３０が入力され、その
出力端子Ｑからは次段の「ＦＦ」１の入力端子Ｄに、入
力端子Ｄに入力されたデータパルス信号と同一レベルの
データパルス信号をデータパルス出力信号４０として出
力し、出力端子ＱＢからはそれぞれの「ＦＦ」１が対応
するパラレルデータ出力端子４に、入力端子Ｄに入力さ
れたデータパルス信号と反転したレベルのデータパルス
信号をデータパルス出力信号４１として出力する。

【００２１】それぞれの「ＦＦ」１は、図２に示すごと
く、それぞれがトランスミッション・ゲート（以降、
「ＴＧ」と略称する。）とインバータとより構成された
マスタ「ＦＦ」６１（「ＦＦ」１の入力端子Ｄが接続さ
れ、データパルス信号が入力される。）、およびスレー
ブ「ＦＦ」６２（その出力が「ＦＦ」１の出力端子Ｑに
接続され、入力端子Ｄに入力された、データパルス信号
と同相のデータパルス出力信号を出力する。）と、これ
ら「ＦＦ」６１，６２中に使用されている「ＴＧ」のゲ
ートに与えるための、同相信号と反転信号よりなる１対
のクロック信号を作り出すインバータ直列接続回路６
３、とよりなるマスタ・スレーブ型Ｄ「ＦＦ」に、スレ
ーブ「ＦＦ」６２の出力に対して反転したデータパルス
信号を作り出すインバータ回路６４を設けて構成されて
いる。

【００２２】「ＦＦ」６１は、「ＴＧ」６１３を挿入し
たインバータ６１１とインバータ６１２とからなる循環
回路６１４と、この循環回路６１４へのデータパルス信
号４０の入力をＯＮ／ＯＦＦする「ＴＧ」６１５で構成
されており、クロックパルス信号３０に応じてパルス信
号４０を循環回路６１４に入力し、パルス信号４０を循
環回路６１４中に保持するとともに、パルス信号４０に
対して反転したパルス信号４０１を、「ＦＦ」６２に出
力する。「ＦＦ」６２は、「ＴＧ」６２３を挿入したイ
ンバータ６２１とインバータ６２２とからなる循環回路
６２４と、この循環回路６２４への反転パルス信号４０
１の入力をＯＮ／ＯＦＦする「ＴＧ」６２５で構成され
ており、クロックパルス信号３０に応じて反転パルス信
号４０１を循環回路６２４に入力し、反転パルス信号４
０１を循環回路６２４中に保持するとともに、反転パル
ス信号４０１に対して反転されて、その結果、データパ
ルス信号４０と同相となったデータパルス信号４０’を
直接出力端子Ｑから出力する。

【００２３】インバータ直列接続回路６３は、２個のイ
ンバータ６３１，６３２の直列接続回路であり、クロッ
クパルス信号３０を入力し、インバータ６３１の出力か
らクロックパルス信号３０に対して反転したクロックパ
ルス信号３０ｂを、また、インバータ６３２からクロッ
クパルス信号３０と同相のクロックパルス信号３０ａ
を、「ＴＧ」６１３，６１５，６２３，および６２５の
それぞれのゲートに対して出力する。

【００２４】本発明では前述の構成としたので、Ｎビッ
トのシリアルデータパルス信号２０である「Ｈ」／
「Ｌ」パルスは、インバータ回路５により、これと反転
したシリアルデータパルス信号２１ａに変換されて、初
段の「ＦＦ」１ａの入力端子Ｄに入力される。「ＦＦ」
１ａでは、反転シリアルデータパルス信号２１ａを回路
内部に保持するとともに、その出力端子Ｑから、反転シ
リアルデータパルス信号２１ａと同相のデータパルス信
号４０ａを次段の「ＦＦ」１ｂの入力端子Ｄに出力し
（終段の「ＦＦ」１ｎを除くそれぞれの「ＦＦ」１b 〜
１（ｎ−１）のＱ端子からは、それぞれのデータパルス
出力信号４０b 〜４０（ｎ−１）が出力される。）、ま
た、その反転出力端子ＱＢから、反転シリアルデータパ
ルス信号２１ａに対し反転した、従って、シリアルデー
タ入力端子２に入力されたシリアルデータパルス信号２
０と同相のデータパルス信号４１ａをパラレルデータ出
力端子４ａに出力する（それぞれの「ＦＦ」１b 〜１ｎ
のＱＢ端子からは、それぞれのデータパルス出力信号４
１b 〜４１ｎが、それぞれが対応するパラレルデータ出
力端子４ｂ〜４ｎに出力される。）。

【００２５】次段に与えられる入力パルス信号４０ａ〜
４０（ｎ−１）と、パラレルデータパルス信号４１ａ〜
４１ｎとは、各段の「ＦＦ」１ａ〜１ｎのそれぞれの同
相出力端子Ｑおよび反転出力端子ＱＢから別個に出力さ
れるとともに、負荷に対してパラレルデータパルス信号
４１ａ〜４１ｎを供給する反転出力端子ＱＢからは、パ
ルス信号はインバータ回路６４を出力バッファ回路とし
て出力されることで、シリアルデータ／パラレルデータ
変換回路装置に接続される負荷が大きな容量性負荷であ
り、このために各インバータ回路６４の出力信号である
データパルス信号４１ａ〜４１ｎに大きな遅延時間が発
生したとしても、各インバータ回路６４への入力信号で
あるパルス信号４０ａ〜４０（ｎ−１）の動作には、イ
ンバータ回路６４でバッファされることで、その影響は
及ばない。

【００２６】また、各「ＦＦ」１ａ〜１ｎは、バッファ
回路を兼ねるインバータ回路６４を反転出力端子ＱＢ側
のみに備えることで、前記したデータパルス信号４１ａ
〜４１ｎに発生した大きな遅延時間の、パルス信号４０
ａ〜４０（ｎ−１）への伝播を防止することができてい
る。また、「ＦＦ」１の外部に付加するインバータ回路
としては、反転出力端子ＱＢから出力されるパラレルデ
ータパルス信号４１ａ〜４１ｎとシリアルデータパルス
信号２０とを同相にするためのものとして、シリアルデ
ータパルス信号２０の入力端だけにインバータ回路５を
挿入すれば済むことで、簡単な回路構成にできている。

【００２７】今までの説明では、「ＦＦ」１ａ〜１ｎ
は、「ＴＧ」とインバータとを組合わせて構成したマス
タ・スレーブ型Ｄ「ＦＦ」であるとしてきたが、「Ｆ
Ｆ」の構成や型式はこれに限定されるものではなく、何
れの構成あるいは型式の「ＦＦ」であってもよいもので
ある。

【００２８】

【発明の効果】本発明においては、シリアルデータパル
ス信号の入力端にインバータ回路を備え、「ＦＦ」は少
なくともパルス信号を入力する入力端子と、クロック信
号入力端子と、前記入力端子から入力する入力パルス信
号と同相のパルス信号を出力する一方の出力端子と、前
記一方の出力端子が出力するパルス信号に対して反転し
たパルス信号をインバータ回路を介して出力する他方の
出力端子を備え、各段の前記「ＦＦ」の前記一方の出力
端子からの出力パルス信号を次段の「ＦＦ」の前記入力
端子に与え、各段の前記「ＦＦ」の前記他方の出力端子
からの出力パルス信号をパラレルデータパルス信号とし
て出力する構成としたことで、次段の「ＦＦ」に与えら
れる入力パルス信号と、パラレルデータパルス信号と
は、各段の「ＦＦ」の互いに異なる出力端子から出力さ
れるとともに、負荷に対してパラレルデータパルス信号
を供給する反転出力端子からは、パルス信号はインバー
タ回路を出力バッファ回路として出力されることで、次
段に与えられる入力パルス信号を出力する同相出力端子
からのパルス信号には、パラレルデータパルス信号に発
生した遅延時間の影響は及ばない。このため、大きな容
量性負荷がパラレルデータパルス信号の出力端子に接続
されたとしても、異常なパラレルデータパルス信号を発
生することはなくなる。

【００２９】また「ＦＦ」は、バッファ回路を反転出力
端子側のみに備えればよいことと、「ＦＦ」の外部に付
加するインバータ回路は、反転出力端子からは出力され
るパラレルデータパルス信号をシリアルデータパルス信
号と同相に戻すためのものとして、シリアルデータパル
ス信号の入力端だけに挿入すれば済むことから、回路構
成が簡単化されるため、異常なパラレルデータパルス信
号の発生を防止できるシリアルデータ／パラレルデータ
変換回路装置を、安価に提供することができるとの効果
を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例によるシリアルデータ／パラ
レルデータ変換回路装置のブロック回路図

【図２】図１におけるフリップ・フロップ回路装置の要
部回路図

【図３】従来例によるシリアルデータ／パラレルデータ
変換回路装置のブロック回路図

【図４】図３によるシリアルデータ／パラレルデータ変
換回路装置の動作説明図

【図５】大きな容量性負荷が接続された場合の図３によ
るシリアルデータ／パラレルデータ変換回路装置の動作
説明図

【図６】異なる従来例によるシリアルデータ／パラレル
データ変換回路装置のブロック回路図

【符号の説明】

１フリップ・フロップ回路装置（「ＦＦ」）４出力端子５インバータ回路２０シリアルデータパルス信号２１ａ反転シリアルデータパルス信号４０同相の出力パルス信号４１パラレルデータパルス信号６４インバータ回路Ｄ入力端子Ｃクロック信号入力端子Ｑ一方の出力端子ＱＢ他方の出力端子

Claims

【特許請求の範囲】

【請求項１】複数段のフリップ・フロップ回路装置を従
属接続して構成しシリアルデータパルス信号をパラレル
データパルス信号に変換するシリアルデータ／パラレル
データ変換回路装置において、シリアルデータパルス信
号の入力端にインバータ回路を備え、フリップ・フロッ
プ回路装置は少なくともパルス信号を入力する入力端子
と、クロック信号入力端子と、前記入力端子から入力す
る入力パルス信号と同相のパルス信号を出力する一方の
出力端子と、前記一方の出力端子が出力するパルス信号
に対して反転したパルス信号をインバータ回路を介して
出力する他方の出力端子を備え、各段の前記フリップ・
フロップ回路装置の前記一方の出力端子からの出力パル
ス信号を次段のフリップ・フロップ回路装置の前記入力
端子に与え、各段の前記フリップ・フロップ回路装置の
前記他方の出力端子からの出力パルス信号をパラレルデ
ータパルス信号として出力することを特徴としたシリア
ルデータ／パラレルデータ変換回路装置。