JPH0646103A - データ送受信装置 - Google Patents

Abstract

(57)【要約】 【目的】マイクロコンピュータを用いたシステムにおい
て、効率良くデータ通信することが可能なデータ送受信
装置を提供する。 【構成】マイクロコンピュータを用いたシステムのデー
タ通信において、通信デバイスからメモリにＣＰＵを介
さずにＤＭＡコントローラを用いてデータ転送を行い、
予め設定されたプロトコル終了条件を判定したときに終
了条件判定回路からＤＭＡコントローラに対してＤＭＡ
終了のための制御信号を与える。また、ＣＰＵから終了
条件判定回路にプロトコル終了条件を設定可能とした。 【効果】ＣＰＵの負担が減るので、通信速度の高速化に
適する。また、プロトコル終了条件を設定可能としたの
で、任意のプロトコルのデータについて、ＤＭＡコント
ローラを用いた受信が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ送受信装置に関
するものであり、例えばマイクロコンピュータを用いた
システムに利用されるものである。

【０００２】

【従来の技術】従来、マイクロコンピュータを用いたシ
ステムにおいて、データ通信を行う場合に、例えば、Ｒ
Ｓ−２３２Ｃなどのシリアル通信の場合、ＲＳ−２３２
Ｃ用の通信デバイスが通信の制御を行っており、送信す
る場合には、通信デバイス内の送信バッファに１バイト
のデータを書き込み、このデータの送信終了後に、次の
１バイトのデータを通信デバイス内の送信バッファに書
き込んでいた。また、受信する場合には、同じくＲＳ−
２３２Ｃ用の通信デバイスがデータ受信時に自己の受信
バッファに１バイトの受信データを書き込み、次のデー
タ受信時までに、このデータを通信デバイス内の受信バ
ッファから読み出して、次のデータ受信時には、通信デ
バイスが自己の受信バッファに１バイトのデータを書き
込むことになる。

【０００３】ここで問題になるのが、受信時に通信デバ
イスの所有する受信バッファからデータを読み出すタイ
ミングと、同期通信の場合の送信時に通信デバイスの所
有する送信バッファにデータを書き込むタイミングであ
る。このタイミングを得るために、一般的にマイクロコ
ンピュータを用いたシステムでは割込を用いている。す
なわち、通信デバイスは、データを送信するタイミング
及びデータを受信したタイミングで割込コントローラに
対して割込要求を発生し、ＣＰＵはその割込を受け付け
た後に優先してデータ送受信処理を行うものである。

【０００４】

【発明が解決しようとする課題】近年、データ通信にお
ける伝送速度の向上が求められており、より速い伝送速
度でデータ通信を行う場合が増加している。また、マイ
クロコンピュータを用いたシステムにおいて、より多く
の処理を行うことが求められており、マルチタスクシス
テムが盛んに用いられている。ところで、マルチタスク
システムにおいて、上述の従来技術の方法でデータ通信
を行った場合には、データ通信の度に、割込を受け付け
ることになる。通常、マルチタスクシステムでは、マル
チタスクＯＳを用いてタスクを制御しているため、割込
を受け付ける度にタスクスイッチングを行わなければな
らず、タスクスイッチングのためにＯＳのオーバーヘッ
ド時間が発生する。このオーバーヘッド時間が存在する
ために、データ通信速度を高速化して、かつ複数チャネ
ルでデータ通信を行うと、ＣＰＵの処理能力はすぐに限
界に達してしまうという問題があった。

【０００５】本発明は上述のような点に鑑みてなされた
ものであり、その目的とするところは、マイクロコンピ
ュータを用いたシステムにおいて、効率良くデータ通信
することが可能なデータ送受信装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】本発明のデータ送受信装
置にあっては、上記の課題を解決するために、図１に示
すように、予め定められたプロトコルに準拠してデータ
を受信したときにＤＭＡコントローラ１に対してＤＭＡ
要求信号を発生する通信デバイス２と、送受信データを
処理するためのＣＰＵ３と、このＣＰＵ３を動作させる
ためのプログラム及びデータを格納するメモリ４と、通
信デバイス２とメモリ４の間のデータ転送をＣＰＵ３を
介さずに行うためのＤＭＡコントローラ１と、データバ
ス５及びアドレスバス７に接続されてＣＰＵ３からプロ
トコル終了条件を設定可能であり、且つ設定されたプロ
トコル終了条件を判定したときにＤＭＡコントローラ１
に対してＤＭＡ終了のための制御信号を与える終了条件
判定回路６とを有することを特徴とするものである。

【０００７】

【作用】マイクロコンピュータを用いたシステムにおい
て、メモリとＩ／Ｏデバイスとのデータ転送にＤＭＡコ
ントローラを用いれば、高速度でメモリとＩ／Ｏデバイ
ス間のデータ転送を行うことが可能である。ＤＭＡコン
トローラはデータ転送中にＣＰＵに対してＨＯＬＤを行
ってバスを専有し、ＣＰＵを介さずにデータ転送を行う
ものである。データ受信時にＤＭＡコントローラを用い
ると、データ受信終了まで、受信データをＤＭＡコント
ローラにより直接的にメモリに転送させれば、データ転
送中にＣＰＵはＨＯＬＤされるため、タスクスイッチン
グ等のＯＳのオーバヘッドは発生しないので、より効率
良くデータ通信を行うことができる。その場合、データ
通信プロトコル毎に、終了条件が違うため、データの終
了が分からないことになるが、本発明では、ＣＰＵから
プロトコル終了条件を設定可能な終了条件判定回路を設
けており、ＤＭＡ終了の制御信号を発生することができ
る。この終了条件判定回路は、ＣＰＵからプロトコル終
了条件を設定されると、ＤＭＡ要求が発生した後、デー
タバス上のデータを監視し、予め設定されたプロトコル
終了条件を判定すると、プロトコル終了時を判断し、Ｄ
ＭＡコントローラに対してＤＭＡ終了の制御信号を発生
するものである。これにより、マイクロコンピュータを
用いたシステムのデータ通信において、ＤＭＡコントロ
ーラを用いて効率良くデータ通信を行うことが可能とな
るものであり、具体的には、ＯＳのオーバーヘッド時間
を減少させることが可能となる。

【０００８】

【実施例】図１は本発明の一実施例の構成を示すブロッ
ク図である。このシステムでは、ＤＭＡコントローラ１
と、通信デバイス２と、ＣＰＵ３と、メモリ４と、終了
条件判定回路６とが、データバス５とアドレスバス７に
接続されている。ここで、通信デバイス２は、送信バッ
ファ２Ａと受信バッファ２Ｂ及び制御回路２Ｃを備えて
おり、データを受信するとＤＭＡコントローラ１に対し
てＤＭＡ要求信号を出力することが可能である。データ
送信については通常の通信デバイスとなんら変わらな
い。送信データのタイミングは割込で処理しても良い
し、ポーリングで処理してもよい。また、終了条件判定
回路６は、ＣＰＵ３からプルトコル終了条件を設定可能
であり、設定された終了条件を判定したときには、ＤＭ
Ａコントローラ１に対して、ＤＭＡ終了信号を出力する
ことが可能である。

【０００９】図２は終了条件判定回路６の一例を示して
いる。図２の場合は、終了条件として或るデータを受信
した場合に終了とするというプロトコルを想定してお
り、ｎ個のレジスタ群６１，６２，６３，…，６ｎにＣ
ＰＵ３から終了データを設定することができる。図２で
は、ＤＭＡ要求信号８をトリガーとしてコンパレータ６
０が動作を開始し、データバス５上のデータとレジスタ
群６１，６２，６３，…，６ｎのデータとを比較して、
一致するものがあれば、ＤＭＡ終了信号９を発生する。

【００１０】

【発明の効果】本発明によれば、マイクロコンピュータ
を用いたシステムのデータ通信において、通信デバイス
からメモリにＣＰＵを介さずにＤＭＡコントローラを用
いて効率良くデータ転送を行うことができ、ＣＰＵの負
担が減るので、通信速度の高速化に適するという効果が
あり、また、ＣＰＵから終了条件判定回路にプロトコル
終了条件を設定可能としたので、任意のプロトコルのデ
ータについて、ＤＭＡコントローラを用いた受信が可能
となるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の一実施例に用いる終了条件判定回路の
回路図である。

【符号の説明】

１ ＤＭＡコントローラ ２ 通信デバイス ３ ＣＰＵ ４ メモリ ５ データバス ６ 終了条件判定回路 ７ アドレスバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 予め定められたプロトコルに準拠して
   データを受信したときにＤＭＡコントローラに対してＤ
   ＭＡ要求信号を発生する通信デバイスと、送受信データ
   を処理するためのＣＰＵと、このＣＰＵを動作させるた
   めのプログラム及びデータを格納するメモリと、通信デ
   バイスとメモリの間のデータ転送をＣＰＵを介さずに行
   うためのＤＭＡコントローラと、データバスに接続され
   てＣＰＵからプロトコル終了条件を設定可能であり、且
   つ設定されたプロトコル終了条件を判定したときにＤＭ
   Ａコントローラに対してＤＭＡ終了のための制御信号を
   与える終了条件判定回路とを有することを特徴とするデ
   ータ送受信装置。