JPH0648442B2

JPH0648442B2 - シ−ケンス制御装置

Info

Publication number: JPH0648442B2
Application number: JP61189676A
Authority: JP
Inventors: 裕則谷口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-08-14
Filing date: 1986-08-14
Publication date: 1994-06-22
Anticipated expiration: 2009-06-22
Also published as: JPS6346508A; US4827396A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はシーケンス制御装置に関するものである。

〔従来の技術〕

第２図は例えば、従来と本発明の双方に共通なシーケン
ス制御装置のブロック図を示すもので、このシーケンス
制御装置は装置各部を統制し、かつその制御手順を記憶
する記憶装置を備えた中央処理装置（以下、ＣＰＵと略
記する。）１と、リレー接点、リミットスイッチ等の検
知手段からの入力信号を取込む入力装置２と、期待する
入力信号のパターンを記憶する入力テーブル３と、アン
サバック時間を計数するアンサバックタイマ４と、前記
ＣＰＵ１，入力装置２，入力テーブル３及びアンサバッ
クタイマ４からの出力に基づいて、前記入力信号と前記
入力テーブル３のパターンとを比較照合する入力チェッ
ク部５と、この入力チェック部５が出力するステップ切
換信号により前記入力テーブル３及び後述する出力テー
ブル７に現在のステップ番号を与えるステップ切換部６
と、前記ＣＰＵ１及びステップ切換部６により予め記憶
している出力パターンを適宜出力する出力テーブル７
と、この出力テーブル７と前記ＣＰＵ１の出力に基づい
てバルブ，コンタクタ等の操作機器の動作を制御する出
力信号を送出する出力装置８と、そして、前記ＣＰＵ１
と前記入力チェック部５の出力に基づいてアラーム信号
を出力するアラーム出力装置９と、により構成されてい
る。

次に上記構成に基づく動作について説明する。まず、こ
のシーケンス制御装置は、所定のシーケンス制御用のス
テップテーブル（ここでは図示せず）により、一定の制
御手順を踏んで動作するものとする。第６図は上記シー
ケンス制御装置における入力チェック部５の詳細な論理
構成を示すブロック図であり、また、第７図はその制御
手順を示すフローチャートである。以下、この第６図及
び第７図を参照しながら従来のシーケンス制御装置の動
作説明を行う。

まず、出力１から出力ｎまでに対して出力すべき出力パ
ターンが、出力装置８を介して出力テーブル７から夫々
の出力１から出力ｎに出力される。例えば、ステップＳ
Ｔ１では、出力１，出力２，…，出力ｎに対して夫々
１，０，…，０が出力される。この時点でアンサバック
タイマ４が計数を開始する。次に、第７図の動作ステッ
プＳＴ２でアンサバックタイマが計数を開始した後、入
力１乃至入力ｎからの入力信号が入力装置２を介して入
力チェック部５に読込まれ（第７図の動作ステップＳＴ
３）、この入力１乃至入力ｎより読込まれる入力信号の
期待値が記憶されている入力テーブル３の入力パターン
と比較照合される（第７図の動作ステップＳＴ４）。例
えば、シーケンス制御におけるステップ１では上記ステ
ップパターンに示すような入力１，入力２，…，入力ｎ
の入力値が、夫々１，０，…，０であるか否かを照合す
る。総ての入力信号が、入力テーブル３の現在実行中の
ステップの入力パターン（以下、今回ステップ入力期待
値という。）と一致すると（第７図の動作ステップＳＴ
５）、ステップが切換えられて（第７図の動作ステップ
ＳＴ６）次のステップへと進む。もし、第７図の前記動
作ステップＳＴ５で何れかの入力信号について今回ステ
ップ入力期待値との一致が得られない場合には、前記ア
ンサバックタイマ４がタイムアップしているか否かを調
べ（第７図の動作ステップＳＴ７，動作ステップＳＴ
８）、もしタイムアップしていなければ前記入力信号の
読取り動作以後、すなわち第７図の動作ステップＳＴ
３，ＳＴ４及びＳＴ５における動作を繰返す。一方、第
７図の動作ステップＳＴ７，ＳＴ８において、アンサバ
ックタイマ４がタイムアップしていれば、入力チェック
部５はアラーム信号を前記アラーム出力装置９を介して
このシーケンス制御装置の外部へ出力し（第７図の動作
ステップＳＴ９）、制御動作又は外部機器の異常を通知
する。

また、前記ステップ入力期待値が連続する２つのステッ
プで異なる場合には、被制御機器の動作が緩慢であり、
操作信号に反応するのに時間を要するとの判断から、前
記アンサバックタイマ４により動作完了までに一定時間
の猶予を与える必要がある。この例は、第８図における
入力２の波形に、符号Ｐ_ａを付した部分で示されてい
る。第８図は前記シーケンス制御用のステップテーブル
の入力２の時間的変化を表わすタイムチャートである。
ここで、今回ステップ入力期待値が連続する２ステップ
で同じ場合には、この２ステップ間で被制御機器の状態
を変化させる操作信号を被制御機器に対して出力させる
必要はない。しかし、この場合には、前記の一義的なア
ンサバックチェックのみを実行していると、第８図の入
力２の波形に符号Ｐ_ｂで示す部分のような機器の異常動
作、すなわち本来入力信号“０”であるべきものが誤動
作により信号“１”に変化しているのを検出することが
できない。

〔発明が解決しようとする問題点〕

従来のシーケンス制御装置は以上のように構成されてい
るので、ある入力の今回ステップ入力期待値が連続する
２ステップで異なる場合、あるいは同じ場合にも一義的
にアンサバックタイマ４によるアンサバックチェックが
行なわれてしまうという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、今回ステップ入力期待値が連続する２ステッ
プで異なる場合には、従来通りのアンサバックチェック
を行なうとともに、今回ステップ入力期待値が連続する
２ステップで同じ場合には、ステップの切換え直後から
入力の状態が期待入力値であることを常に比較照合でき
るシーケンス制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るシーケンス制御装置は、入力チェック部
５で各々の入力について前回のステップの入力期待値
（以後前回ステップ入力期待値という）と今回ステップ
入力期待値との比較を行ない、その比較結果が一致して
いる場合には前記入力については常に今回ステップの入
力期待値と同じであるか否かを比較照合するチェックを
行なうチェック回路を入力チェック部に設けるとともに
前回ステップと今回ステップとの入力期待値が異なる入
力信号については通常のアンサバックチェックを行なう
ようにしたものである。

〔作用〕

この発明における入力チェック部５はシーケンス制御装
置の各々の入力毎に前回ステップ入力期待値と今回ステ
ップ入力期待値の一致あるいは不一致により、各々の入
力に対して各々のステップで最適なチェックを行なう。
すなわち、連続したステップの入力期待値が同じ入力に
対してはステップ切換え後も常に入力期待値と同じであ
ることをチェックし、連続した２ステップの入力期待値
が異なる場合には被制御機器の動作時間を考慮に入れた
アンサバックチェックが行なえるようにする。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図Ａはこの発明になるシーケンス制御装置の全体構
成を示すブロック構成図であり、従来のシーケンス制御
装置を示す第２図と同一符号を付したものは、同一又は
相当部分を示すものとして重複説明を省略する。第１図
Ａにおいて、入力テーブル３，アンサバックタイマ４，
ステップ切換部６及び出力テーブル７の夫々の出力が入
力チェック部１０に入力されるように構成されている。
入力チェック部１０の詳細構成は第１図Ｂに示されてい
るように、第１の入力に関する入力チェックを行う個別
入力照合チェック部としての第１の入力チェック回路１
０１と、第２の入力に関する入力チェックを行う第２の
入力チェック回路１０２と、以下同様に第ｎ番目の入力
に関する入力チェックを行う第ｎ番目の入力チェック回
路１０ｎと、各入力チェック回路１０１，１０２，…１
０ｎの各アラーム出力A₁,A₂，…，A_nを入力してアラー
ム信号Ａを出力するオア回路２１と、前記各入力チェッ
ク回路１０１，１０２，…，１０ｎの各ステップ出力
S₁,S₂，…，S_nを入力してステップ信号Ｓを出力するア
ンド回路２２と、を備えている。各入力チェック回路１
０１，１０２，…，１０ｎの内部構成は同一であるの
で、同一符号で説明する。まず今回ステップ入力期待値
ａ_ｉと入力Ｉ_ｉとが入力される排他的論理和回路１１
と、今回ステップ入力期待値ａ_ｉと前回ステップ入力期
待値ｂ_ｉとが入力される排他的論理和回路１２と、前記
排他的論理和回路１２の出力が“Ｈ”信号のとき“Ｌ”
信号を出力するインバータ１３と、前記排他的論理和回
路１２の出力と前記アンサバックタイマ４からのタイム
アップ信号ｔとが入力されるアンド回路１４と、前記イ
ンバータ１３の出力と前記アンド回路１４の出力とが入
力されるオア回路１５と、前記排他的論理和回路１１か
らの出力がＨ能動信号のときＬ能動信号としての前記ス
テップ出力S₁を出力するインバータ１６と、そして、前
記排他的論理和回路１１の出力と前記オア回路１５の出
力の論理積をとって前記アラーム出力A₁を出力するアン
ド回路１７とを備えている。ここで、排他的論理和回路
１１ｉを第１の比較回路と呼び、排他的論理和回路１２
ｉ，アンド回路１４ｉ，インバータ１３，オア回路１５
ｉを第２の比較回路と呼ぶ。

従って、第１図Ｂ及び上述した説明からも明らかなよう
に、入力チェック部１０及びこの入力チェック部１０の
各入力チェック回路１０１，１０２，…，１０ｎの動作
を論理式で示すと下記となる。

次に上記構成を有するこの発明の一実施例の動作につい
て説明する。

まず最初に、多数の入力Ｉ_１〜Ｉ_ｎの中から任意の入力
信号Ｉ_ｉを例にとり、第１図Ｃに示す任意の入力チェッ
ク回路１０ｉに入力された任意の入力信号Ｉ_ｉがどのよ
うにチェックされるのかについて、第３図Ａを用いて説
明する。まず、制御ステップが切換わると、出力テーブ
ル７から出力装置８を介して出力信号が図示されない端
末被制御機器に送出される（ブロック３０Ａ）。第４図
に示すステップテーブルは上段に出力テーブル、下段に
入力テーブルが記載されており、第１の出力から第ｎの
出力に対応して出力されるべき出力パターンは予め前記
出力テーブル７に記憶されている。この出力信号の指令
制御はメモリ内蔵のＣＰＵ１により行われるが、このＣ
ＰＵ１は同時にアンサバックタイマ４を起動され、アン
サバックタイマ４は計数を開始する（ブロック３１
Ａ）。前記ＣＰＵ１は、前記出力テーブル７の今回ステ
ップに対応する今回ステップ入力期待値ａ_ｉを入力テー
ブル３から読取ると共に、メモリ内に一時的に格納され
ていた前回ステップ入力期待値ｂ_ｉをメモリ内から読取
り、これら各入力期待値ａ_ｉ及びｂ_ｉは、入力チェック
回路１０ｉに読取られる（ブロック３２Ａ）。次に、入
力装置２を介して前記被制御機器（図示されず）から出
力される入力信号Ｉ_１が、入力チェック回路１０ｉに読
取られ（ブロック３３Ａ）、入力チェック回路１０ｉの
入力チェック動作の準備が完了する。次に実際の入力チ
ェック動作について説明する。まず、排他的論理和回路
１２ｉが、今回ステップ入力期待値ａ_ｉと前回ステップ
入力期待値ｂ_ｉとが一致しているか否か、すなわち２つ
のステップにわたる入力期待値ａ_ｉとｂ_ｉとが、「ａ_ｉ
＝ｂ_ｉ」であるか否かを判断し（ブロック３４Ａ）、一
致している場合には前記排他的論理和回路１２ｉの出力
が常に「０」となるので、アンド回路１４ｉに出力
「１」のタイムアップ信号ｔ_１が入力してもアンド回路
１４ｉの出力は「０」、インバータ１３ｉの出力は
「１」で、オア回路１５ｉの出力は「１」となり、アン
ド回路１７ｉの一方の入力端子には常に有意の信号
「１」が入力している。このため、事実上、ａ_ｉ＝ｂ_ｉ
の場合にはアンサバックタイマ４のタイムアップの有無
に関係なく、ブロック３５Ａからブロック３６Ａに示す
動作の流れとなって、入力信号Ｉ_ｉと今回ステップ入力
期待値ａ_ｉとの一致又は不一致がチェックされる。この
ブロック３６Ａのチェック動作は、第１図Ｃに示す排他
的論理和回路１１ｉにより行われる。排他的論理和回路
１１ｉは、２つの入力端子に供給される入力ａ_ｉ及びＩ
_ｉが、信号「１」にしろ信号「０」にしろ一致している
ときには出力「０」を送出する。すなわち、２つのステ
ップの入力期待値が、「ａ_ｉ＝ｂ_ｉ」の状態であって、
かつ、入力信号と期待値とが「Ｉ_ｉ＝ａ_ｉ」の場合（ブ
ロック３７Ａ）である。この場合、インバータ１６ｉの
出力は入力「０」が反転して「１」となり、この任意の
入力チェック回路１０ｉにおけるステップ切換出力Ｓ_ｉ
は切換を意味する出力「１」をアンド回路２２に送出す
る。従って、アンサバックタイマの設定時間がタイムア
ップするまで、入力信号Ｉ_ｉと入力期待値ａ_ｉとが同じ
値のままで、かつ、その制御ステップにおける他のすべ
ての入力信号が入力期待値と一致すれば、アンド回路２
２によりステップ切換信号Ｓが出力される（ブロック３
８Ａ及び３９Ａ）。前記信号Ｓが出力されると制御ステ
ップは次のステップに切換わり、前記ブロック３１Ａ−
３９Ａの動作を繰返す。また、ブロック３８Ａにおい
て、アンサバックタイマ４がタイムアップする前におい
ては、所定のサンプリング周期に基づいて入力装置２を
介して入力信号Ｉ_ｉがサンプリング時毎に読取られてい
るので、アンサバック時間内ではブロック３８Ａの「Ｎ
Ｏ」の流れ順路を経て、前述のブロック３３Ａ−３８Ａ
の入力チェック動作が所定のサンプリング時毎に行なわ
れる。もし、アンサバック時間内の何回目かのサンプリ
ング時に、入力信号Ｉ_ｉが入力期待値ａ_ｉと異なる値で
入力されてくると、ブロック３６Ａにおいて「ＮＯ」の
判断が下されてブロック４０Ａを介して直ちにアラーム
信号Ａが出力され（ブロック４１Ａ）、入力信号Ｉ_ｉに
異常が生じたことが検出される。この動作を第１図Ｃの
論理回路図で具体的に説明すると、排他的論理和回路１
１ｉの出力が「０」から「１」となり、インバータ１６
ｉが「０」を出力して制御ステップの切換準備はその時
点で中止されると共に、一方の入力端子に常に「１」が
入力されている（前述のａ_ｉ＝ｂ_ｉに基く）アンド回路
１７ｉの出力は排他的論理和回路１１ｉの出力「１」に
より「１」となり、１つのアラーム出力Ａ_ｉが「１」と
なることにより、オア回路２１は直ちにアラーム信号Ａ
を出力することとなる。

次に、再び第３図Ａに戻って、ブロック３４Ａにおい
て、今回ステップ及び前回ステップの２つの入力期待値
ａ_ｉとｂ_ｉが不一致の場合の入力チェック回路１０ｉの
動作について説明する。この場合には、第１図Ｃに示す
排他的論理和回路１２ｉの出力が「１」となるためアン
ド回路１４ｉの一方の入力が常に「１」となり、アンサ
バックタイマ４が有効に働くこととなる。しかし、アン
サバックタイマ４がタイムアップしてアンド回路１４ｉ
の出力が「１」となるまでは、第３図Ａのブロック４３
Ａの「ＮＯ」の経路を経て、ブロック３６Ａの入力信号
Ｉ_ｉのチェックが行なわれる。入力信号Ｉ_ｉが入力期待
値ａ_ｉと一致していない場合であっても、アンサバック
タイム内であればブロック４５Ａを介してブロック３３
Ａに戻り、所定のサンプリング周期に基づいて入力信号
Ｉ_ｉの読取りを行う。そして前述のブロック３４Ａ→
「ＮＯ」→ブロック４２Ａ→ブロック４３Ａ→「ＮＯ」
→ブロック３６Ａのチェック動作の流れで、入力チェッ
クを行い、あるサンプリング時における入力信号Ｉ_ｉが
入力期待値ａ_ｉと一致すると、ブロック４４Ａからブロ
ック３８Ａの動作を行い、タイマ４のタイムアップ時に
その入力信号Ｉ_ｉが入力期待値ａ_ｉと一致し、かつ、他
のすべての入力も期待値と一致していれば制御ステップ
が次のステップに切換わる。つまり、第１図Ｃにおける
排他的論理和回路１１ｉが出力「１」から出力「０」に
変わり、インバータ１６ｉの出力が「０」から「１」に
変わることによりこの入力についてのステップ出力Ｓ_ｉ
が「１」となり、他のすべての入力チェックにおけるス
テップ出力Ｓ_ｉが「１」となると、アンド回路２２がス
テップ信号Ｓを送出してアンサバックタイマ４のタイム
アップと同時に制御ステップが切換わる。次に、アンサ
バックタイマ４のタイムアップ時までブロック４５Ａの
「ａ_ｉ≠ｂ_ｉかつＩ_ｉ≠ａ_ｉ」の状態が継続している
と、この制御動作フローはブロック４６Ａを介してブロ
ック４１Ａのようになり、アラーム信号Ａガ出力され
る。具体的には、第１図Ｃにおいて、アンド回路１４ｉ
の出力がタイムアップ信号ｔ_ｉの入力「１」により
「１」に変わり、オア回路１５ｉの入力端子の一方に
「１」が入力することによりオア回路１５ｉの出力が
「１」となり、一方に「１」が入力しているアンド回路
１７ｉの他方にも「１」が入力して、アラーム出力Ａ_ｉ
が送出され、オア回路２１がアラーム出力Ａを出力する
ことになる。

以上のようにして、任意の１つの入力チェック回路５ｉ
の動作を中心にして上記実施例の動作を説明したが、こ
の実施例の動作説明のまとめとして第３図Ｂの全体的な
フローチャートと第５図の信号特性図を用いて、全体的
な動作説明を行う。複数設けられた入力チェック回路１
０ｉは個別的には上述のような動作を繰り返しながら全
体としては、特定の制御ステップにおける総ての入力信
号Ｉ_１〜Ｉ_ｎまでを一括してチェックしている。すなわ
ち、第３図Ｂにおいて、制御ステップが切換わって新し
いステップとなると、第３図Ａと同様にブロック３０Ｂ
で出力動作が行われ、アンサバックタイマ４が計数を開
始する（ブロック３１Ｂ）。ここで、各入力チェック回
路１０ｉでは前回及び今回２つの入力期待値ａ_ｉ及びｂ
_ｉが読取られるが、入力チェック装置の全体の動作を説
明する第３図Ｂでは、ブロック３６Ｂに示すように、す
べての入力信号Ｉ_１−Ｉ_ｎが、すべての入力期待値ａ_ｉ
−ａ_ｎと夫々一致しているか否かを各入力チェック回路
１０ｉの排他的論理和回路１１ｉにより判断する。前述
した第３図Ａにおける動作説明からも推量できるよう
に、２つのステップにおける入力期待値ａ_ｉとｂ_ｉとが
異なる場合には、入力信号Ｉ_ｉは、その制御ステップの
当初から入力期待値ａ_ｉと一致していることは稀である
ため、最初のサンプリング時ではブロック３６Ｂの判断
は「ＮＯ」となることが多い。この場合、次の判断ブロ
ック３４Ｂでは、今回入力期待値ａ_ｉと前回入力期待値
ｂ_ｉとが、夫々の被制御機器に関する入力テーブルにお
いて一致しているか否かを判断する。この判断ブロック
３４Ｂの動作は、具体的には前述したように個々の入力
チェック回路１０ｉの排他的論理和回路１２ｉにおいて
行なわれている。このブロック３４Ｂの判断結果が「Ｙ
ＥＳ」の場合、すなわち複数の入力チェック回路１０１
〜１０ｎのうちの１つが今回入力期待値ａ_ｉと前回入力
期待値ｂ_ｉとが一致しており、かつ、２つの入力期待値
が一致している入力チェック回路１０ｉの入力信号Ｉ_ｉ
が入力期待値ａ_ｉと不一致であると判断した場合には、
ブロック４１Ｂにおいてアラーム信号Ａが出力される。
この動作も具体的には、入力チェック回路１０ｉのアン
ド回路１７ｉの入力のうちオア回路１５ｉの出力「１」
を入力する端子の他方の端子に、排他的論理和回路１１
ｉの出力「１」が入力することにより、直ちにアラーム
出力Ａ_ｉを出力することから説明することができる。ま
た、前記２つの入力期待値ａ_ｉとｂ_ｉとが不一致の場合
には、動作ステップは次の判断ブロック４３Ｂに進み、
アンサバックタイマ４がタイムアップするまでの間に、
設定されたサンプリング周期に基づいて、所定のサンプ
リング時間毎に入力信号Ｉ_ｉを読取り（ブロック３３
Ｂ）、ブロック３６Ｂ→ブロック３４Ｂ→ブロック４３
Ｂの判断動作を繰返すことになる。また、アンサバック
タイマ４がタイムアップするまでの間に、すべての入力
信号が入力期待値と一致すると、ブロック３９Ｂに進
む、次に制御ステップに切換わる。制御ステップが切換
わると、前述した動作と全く同じ入力チェック動作が繰
返されることになる。

上述した入力チェック動作を、入力期待値信号ａ_ｉ，入
力信号Ｉ_ｉ及びタイムアップ信号（アンサバックタイマ
４の計数値）ｔ_ｉの変化を示す第５図のタイムチャート
を参照しながら説明する。第５図では便宜上１つの被制
御機器からの入力信号Ｉ_ｉ及びこの入力期待値ａ_ｉ及び
ｂ_ｉ（ｂ_ｉは前回入力値であるから１つの波形で表わさ
れる）、そしてタイムアップ信号ｔ_ｉのみ表わし、これ
らに基づく入力チェックによりアラーム出力Ａ_ｉが出力
される状態を示している。すなわち、第５図において
は、第３図Ａの各入力チェック回路１０ｉの動作を想定
すると理解が容易である。まず、第５図(a)の入力期待
値ａ_ｉすなわちｂ_ｉの変化から、第１ステップと第２ス
テップ、及び第２ステップと第３ステップでは、前後２
つの入力期待値は、「ａ_ｉ≠ｂ_ｉ」であり、第３ステッ
プと第４ステップでは、「ａ_ｉ＝ｂ_ｉ」であることがわ
かる。次に、入力信号Ｉ_ｉの変化を前記入力期待値ａ_ｉ
及びｂ_ｉの変化に基づいて比較する。ステップ１は、チ
ャートが途中から始まるので一応入力信号Ｉ_ｉの異常は
なかったものとして、ステップ２では、まず、入力期待
値「ａ_ｉ≠ｂ_ｉ」なので、アンサバックタイマ４のタイ
ムアップまで入力チェックが行なわれる（第３図Ａのブ
ロック３４Ａ，４２Ａ，４３Ａ及び４５Ａからブロック
３３Ａへフローが繰返される。）。第５図(b)の入力信
号Ｉ_ｉは、読取時点５０で入力期待値ａ_ｉと一致する信
号「１」となっているので、この入力信号Ｉ_ｉについて
はアラーム出力Ａ_ｉは出されず、又他の入力についても
タイムアップ時までに異常がない場合にはステップが切
換わる。ステップ３では、ステップ２の入力チェック動
作と同じ動作ステップを踏んで読取時点５１において入
力信号Ｉ_ｉと入力期待値ａ_ｉとが所望の信号値「０」で
一致しているので、ステップ２と同様にアラームが出力
されることはなく、アンサバックタイマ４のタイムアッ
プと共にステップが切換わる。ステップ４では、入力期
待値ａ_ｉが「０」で、前回ステップであるステップ３の
入力期待値ｂ_ｉも「０」であるから、「ａ_ｉ＝ｂ_ｉ」と
なり第３図Ａにおけるブロック３４Ａ，３５Ａ及び３６
Ａのように入力チェック動作が行われる。実際の入力信
号Ｉ_ｉはステップ切換当初は信号値「０」で入力期待値
ａ_ｉの信号値「０」と一致しているので、「ブロック３
７Ａ→３８Ａ→３３Ａ→３４Ａ」というフローを繰返す
こととなり切換当初は問題ないが、入力期待値が「ａ_ｉ
＝ｂ_ｉ」の場合には、ＦＩＧ．７Ａのブロック３６Ａ及
び４０Ａのように、入力信号Ｉ_ｉが「Ｉ_ｉ≠ａ_ｉ」とな
ると直ちにアラーム出力Ａ_ｉ及びアラーム信号Ａが出力
されるので、信号読取時点５２で入力期待値ａ_ｉと異な
る信号値「１」の信号が入力してくると第５図(d)のよ
うに直ちにアラーム出力Ａ_ｉが出力されることになる。
なお、この入力信号Ｉ_ｉは読取時点５３で再び入力期待
値ａ_ｉと信号値「０」で一致しているが、入力期待値
「ａ_ｉ＝ｂ_ｉ」の場合には、ステップの切換時点から次
のステップの切換までの間の入力信号Ｉ_ｉの異常をすべ
て検出するので、一旦出力されたアラームＡ_ｉは解除さ
れず、また、ステップも切換わることはない。

なお、上記実施例ではステップ毎にアンサバックタイマ
を１つ設け動作する例について説明したが、複数（最大
数は入力の数）のアンサバックタイマを各々の入力に設
け、今回と前回のステップの入力期待値が一致している
か否かによって入力チェックの方法を変える手段を有し
ていれば、いかなる形態で構成されていても本実施例と
同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、入力チェック部に今
回と前回のステップの入力期待値が一致しているか否か
を判断するチェック回路を設け、入力チェックの方法と
して通常のアンサバックチェックを行なうか、または常
に入力値をチェックするかを決定できるように回路構成
したので、各々の被制御機器の動作に最も適した入力チ
ェックが行なえ、被制御機器の誤動作もしくは外部機器
の異常を高い信頼性をもって確実にアラーム出力するこ
とができる効果がある。

【図面の簡単な説明】第１図Ａはこの発明に係るシーケンス制御装置の一実施
例を示すブロック構成図、第１図Ｂ及び第１図Ｃは第１
図に示された実施例によるシーケンス制御装置における
入力チェック部の詳細な回路構成図であり、第１図Ｂは
第１〜第ｎの入力チェック部全体の回路構成図、第１図
Ｃは入力の入力チェック回路構成図、第２図は従来と本
発明の双方に共通なシーケンス制御装置のブロック図、
第３図Ａ及びＢは第１図に示された実施例によるシーケ
ンス制御装置の動作を説明するフローチャート、第４図
はこの発明によるシーケンス制御装置の制御内容をテー
ブル化して表わしたシーケンス制御のステップテーブル
図、第５図はこの発明によるシーケンス制御装置の入力
チェック方法を示すタイムチャート、第６図は従来のシ
ーケンス制御装置の入力チェック部の詳細回路、第７図
は従来のシーケンス制御装置の制御アルゴリズムを示す
フローチャート、第８図は従来のシーケンス制御装置の
入力チェック方法を示すタイムチャートである。図において、３は入力テーブル、４はアンサバックタイ
マ、６はステップ切換部、７は出力テーブル、９はアラ
ーム出力装置、１０は入力チェック部、１１ｉは排他的
論理和回路（第１の比較回路）、１２ｉは排他的論理和
回路、１３ｉはインバータ、１４ｉはアンド回路、１５
ｉはオア回路、（１２ｉ，１３ｉ，１４ｉ，１５ｉを総
称して第２の比較回路）である。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】複数の入力信号を入力装置に取込むととも
に、複数の出力信号を出力装置より出力して所望のアル
ゴリズムによって被制御機器を制御する記憶装置付中央
処理装置と、前記出力信号に対応した出力パターンを記
憶する出力テーブルと、期待する入力信号に対応した入
力パターンを記憶する入力テーブルと、前記出力テーブ
ル及び入力テーブルに現状の制御ステップ信号を与える
ステップ切換部と、このステップ切換部の制御ステップ
ごとのアンサバックタイムを計数するアンサバックタイ
マと、このアンサバックタイマのタイムアップ信号を取
込むとともに、前記入力信号と前記入力テーブルの前記
入力信号に対応した現状の制御ステップの入力期待値パ
ターンとを照合する入力チェック部と、前記タイムアッ
プ信号の入力以後に前記入力信号と前記入力信号に対応
した現状の制御ステップの入力期待値パターンとを照合
した不一致による前記入力チェック部からのアラーム信
号によって動作するアラーム出力装置とを備えたシーケ
ンス制御装置において、前記入力チェック部に、前記入
力信号に対応した現状の制御ステップの入力期待値パタ
ーンと現状から１つ前の制御ステップの入力期待値パタ
ーンとを照合する回路を設け、前記入力信号と前記入力
信号に対応した現状の制御ステップの入力期待値パター
ンとが不一致で、かつ、前記両入力期待値パターンが一
致のときは前記入力チェック部から前記アラーム信号を
出力することを特徴とするシーケンス制御装置。
【請求項２】入力チェック部は、連続した２ステップの
入力期待値が同一の入力に対してはステップ切換部でス
テップ切換後も常に前記入力期待値と同一であることを
チェックし、連続した２ステップの入力期待値が異る場
合には被制御機器の動作時間を考慮したアンサバックチ
ェックをアンサバックタイマからのタイムアップ信号に
よって行えるようにしたことを特徴とする特許請求の範
囲第１項記載のシーケンス制御装置。
【請求項３】入力チェック部は、入力信号とこの入力信
号に対応した現状の制御ステップの入力期待値とを比較
する第１の比較回路と、前記入力信号と前記入力信号に
対応した現状の制御ステップの入力期待値と現状から１
つ前の制御ステップの入力期待値とを比較する第２の比
較回路とを夫々の入力に対応させて設けたことを特徴と
する特許請求の範囲第１項記載のシーケンス制御装置。