JPH06500675A - 負荷回路の断線を検出する手段を備える回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 負荷回路の断線を検出する手段を有するダーリントン回路 従来の技術 本発明は、負荷回路の断線を検出する手段を有するダーリントン回路に関する。

電力トランジスタ、例えばダーリントン回路では、負荷回路の接続路および線路 の断線を検出できることがしばしば必要である。これは相応の対抗手段および補 助手段を開始し得るようにするためである。公知のようにそのために測定抵抗が 使用される。この測定抵抗には負荷電流またはその一部が流れる。測定抵抗に形 成される損失電力をできるだけ小さく保持するために、この測定抵抗は通常、非 常に小さな抵抗値を有し、そのため正常状態における定格電流は僅かしか電圧降 下を受けず、また損失電力も小さい。しかし主電流の僅かな部分しか測定抵抗を 流れないにした場合でも、主電流路と測定路とにおける状態を異なるものにしな いようにするため、僅かながらの電圧降下は要求される。

この種の線路断線を検出するための装置は定格値よりもはるかに低い電流値、数 オーダも小さな電流値においても確実に応答しなければならない。そのため評価 すべき電圧は極端に小さく、所要の測定技術は非常にコストがかかり高価である 。

発明の利点 請求の範囲第１項の構成を有する本発明のダーリントン回路は、負荷回路の断線 が非常に小さな回路コスト、すなわち小さな出費で検出できるという利点を有し 、負荷回路および分岐路に測定抵抗を必要としない。

そのため損失電力も発生しない、簡単にモノリシック集積化できるコストのかか らない構成部材による簡単な構成にもかかわらず、断線は非常に正確に検出され る。

従属請求項に記載された手段により、請求の範囲第１項記載のダーリントン回路 の有利な発展形態および実施例が可能であるや スイッチ手段として最も簡単な構成では別のトランジスタが設けられる。このト ランジスタのペースはダーリントン回路の出力トランジスタのペースと接続され る。断線を検出するための測定装置全体は唯１つのトランジスタと、唯１つの抵 抗からなり、この抵抗は非常に小さな負荷に対してのみ構成すればよい。

例えばｎｐｎ）−ランジスタとして構成されたこの別のトランジスタの簡単で有 利な回路接続では、そのエミッタがダーリントン回路の出力トランジスタのエミ ッタと接続される。この別のトランジスタのコレクタは有利には電圧源から給電 され、コレクタ電位は断線のない正常な状態ではエミッタ電位の低レベル（ロー ）に低下している。これにより断線が簡単にスイッチ手段により識別される。こ のスイッチ手段は、ダーリントン回路のベースの高電位（ハイ）と、別のトラン ジスタのコレクタの高電位に同時に応答する。

特に有利なのは、少なくとも３段のダーリントン回路に適用した場合である。と いうのはこの場合、非常に小さなベース電流で動作され、ダーリントン回路の出 力トランジスタのペース−エミッタ区間に対して並列な抵抗は比較的に高い抵抗 値を有することができるからである。

ダーリントン回路に前置接続されたエミッタフォロワーを介してベース電流が給 電されるという回路条件もしばしば存在する。この場合かなりのベース電流がダ ーリントン回路の出力トランジスタのベース−エミッタ区間を介して流れること もあり得る。このベース電流は場合により、断線の識別を許容できないほどであ る。このような事態に対処すべく有利には、補助トランジスタが設けられる。こ の補助トランジスタは断線があった場合にエミッタフォロワーのペースへのベー ス電流を値ゼロに低下させる。この補助トランジスタはダーリントン回路のコレ クタ電位により制御可能である。断線の場合にこのベース電流を低下させること により、前記の回路装置も制限なしに機能することができる。

有利な回路構成では、補助トランジスタの切換区間がエミッタフォロワーのペー スとダーリントン回路のエミッタとの間に接続されるようにする。制御のために この補助トランジスタには有利には、ｐｎｐ前置スイッチングトランジスタが前 置接続される。このトランジスタの切換区間はエミッタフォロワーのエミッタを 補助トランジスタのベースと接続し、補助トランジスタのベースをダーリントン 回路のコレクタに接続する。この回路装置では、エミッタフォロワーが前置接続 された場合でもコストのかからない断線検出を確実にするためには、付加的に２ つのトランジスタが必要なだけである。

図面 本発明の２つの実施例が図面に示されており、以下詳細に説明する。

図１は、３段ダーリントン回路を有する第１の実施例の回路図、 図２は、２段ダーリントン回路に前置接続されたエミッタフォロワーを有する第 ２の実施例の回路図である。

実施例の説明 図１に示された第１の実施例は公知の３段ダーリントン回路を有する。このダー リントン回路は２つの前置トランジスタ１Ｏ１１１と出力トランジスタ１２から なる。第１の前置トランジスタのペースはベース端子（Ｂ）１３と接続されてい る。一方すべてのトランジスタ１０−１２のコレクタはコレクタ端子（Ｃ）　１ ４と接続されている。トランジスタｌＯ〜１２はｎｐｎトランジスタとして構成 されている。通常のように、第１の前置トランジスタ１０のエミッタは第２の前 置トランジスタ１１のベースと、第２の前置トランジスタ１工のエミッタは出力 トランジスタ１２のベースとそれぞれ接続されている。また出力トランジスタ１ ２のエミッタはエミッタ端子（Ｅ）１５に接続されている。

断線を検出するために、抵抗１６とｎｐｎトランジスタとして構成された別のト ランジスタ１７のペース−エミッタ区間とは、出力トランジスタ１２のペース− エミッタ区間に対して並列に接続されている。別のトランジスタ１７のコレクタ は接続端子１８およびＡＮＤゲート１９の第１の入力側と接続されている。、Ａ ＮＤゲートの第２の入力側は第１の前置トランジスタ１０のベースに接続されて いる。ＡＮＤゲート１９の出力側は出力端子２０に接続されている。

図１に示された回路の作用は次のとおりである。通常の場合、すなわち負荷回路 、従いダーリントン回路のコレクタ回路に断線がない場合、ダーリントン回路が 制御される際にベース電流が第１の前置トランジスタ１０のベースに流れ、そこ において電流増幅度に依存して高められたエミッタ電流をトリガする。エミツ少 電流は再びペース電流として第２の前置トランジスタ１１へ流れ、そこにおいて さらに増幅されたエミッタ電流をトリガする。このエミッタ電流は、抵抗１６を 流れ、そこに電圧降下ＵＢＥを形成する第１の量と、出力トランジスタ１２のベ ース電流として用いられ、そこにおいて電流増幅度によりさらに高められた負荷 回路の電流を惹起する第２の鳳とに分割される。これに平行的に別のトランジス タ１７は電流導通状態へ制御され、それにより接続端子１８に印加される図示し ない電源の電位はエミッタの比較的低い電位まで低下される。すなわち、いわゆ るロー電位になる。エミッタは一般的に接地されている。

例えば、線路の欠陥、接触接続個所の悪化、または端子の溶解により、ダーリン トン回路の負荷回路が断線されると、コレクタ電流が前置トランジスタ１０．１ １に流れなくなる。そのためベース電流だけが第１の前置トランジスタｌＯの入 力側において出力トランジスタ１２のペースへ増幅なしで流れる。抵抗１６にお ける電圧降下はそれにより、トランジスタ１２と１７が遮断されたままとなるほ ど僅かになる。それにより接続端子１８には、図示しない電源の比較的に高い電 位が印加され、それにより接続端子１８はいわゆるハイ電位を有する。ペース端 子１３には同様に相応して高い電位が印加され、ＡＮＤゲート１９はこれに応答 して出力端子２０に出力信号を形成する。この出力信号は断線を通報する。この 信号は図示していないが、例えば光学的または音響的信号をトリガするか、また は相応のエラー信号を記憶させることができる。

ＡＮＤゲート１９の代わりに、断線の際のエラー状態検出手段としてもちろん、 相応の信号組合せを診断する他の論理構成素子を使用することもできる。このＡ ＮＤゲート１９または相応の構成素子は、他の回路と共にモノリシック集積回路 を形成することもできるし、また外部構成素子と゛して設けることもできる。接 続端子１８を場合によりいずれにしろ設けられている、ダーリントン回路制御用 のマイクロコンピュータと接続することもできる。この場合エラー識別はマイク ロコンピュータで行われる。

図示の３段ダーリントン回路の代わりに、もちろん２段回路またはさらに多数の 段を有する回路も使用できる。さらに多数の段の場合は有利である。というのは 電流増幅度が高いため、抵抗１６をさらに高い抵抗値を有するように選択できる からである。

図２に示された第２の実施例は原則的に同じように構成される。従い同じ構成部 材または同じ作用をする構成部材には同じ符号を付し、再度説明はしない。

ここではダーリントン回路は２段回路として構成されている。この回路では第２ の前置トランジスタ１１が省略されている。さらにこのダーリントン回路にはエ ミッタフォロワー２１が前置接続されている。このエミッタフォロワーはｎｐｎ トランジスタ２２からなり、そのペース−エミッタ区間はペース端子１３とダー リントン回路１０．１１のペースとの間に接続されており、そのコレクタはコレ クタ抵抗２３を介して、電圧ｕｂを有する供給電圧源のプラス極２４に接続され ている。

ペース端子１３は付加的にエミッタ端子１５と、ｎｐｎ補助トランジスタ２５の スイッチ区間を介して接続されており、補助トランジスタ２５にはｐｎｐ前置ト ランジスタ２６が前置接続されている。この前置トランジスタ２６のペースはダ ーリントン回路のコレクタに接続されており、そのスイッチ区間はエミッタフォ ロワー２１のエミッタを補助トランジスタ２５のペースと接続する。

ここに図示しないＡＮＤゲート１９はもちろん同様に評価のため相応に設けるこ とができる。一方、評価は接続端子１８とそれに接続された図示しない評価回路 ないし相応に構成されたマイクロコンピュータを介して行うことができる。評価 条件は第１の実施例の条件に相応する。

第２の実施例のようにダーリントン回路１Ｏ５１２にエミッタフォロワー２１が 前置接続されれば、出力トランジスタ１２のペース−エミッタ区間を介して得ら れる電流ないし抵抗１６での電圧降下は出力トランジスタ１２および別のトラン ジスタ１７を制御できるほど大きくなる。このような場合、断線は検出され得な くなる。このような事態を確実に阻止するために、トランジスタ２５．２６が設 けられている。断線の際には、前置トランジスタ２６がダーリントン回路のコレ クタを介して電流導通状態へ制御され、補助トランジスタ２５も導通制御される 。それによりエミッタフォロワー２１のペースへのベース電流は値ゼロに低下さ れる。これにより再び、第１の実施例で述べたような関係が生じ、別のトランジ スタ１７は断線の際に確実に阻止状態に置かれる。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．負荷回路の断線を検出する手段を有するダーリントン回路において、 ダーリントン回路（１０〜１２）の出力トランジスタ（１２）のベースーエミッ タ区間に対して並列に抵抗（１６）が接続されており、 該抵抗（１６）における電圧降下により制御されるスイッチ手段（１７）が設け られており、該スイッチ手段は前記電圧が所定の値を下回る際に、断線を表す第 ２の切換状態へ変化されることを特徴とする、負荷回路の断線を検出する手段を 有するダーリントン回路。 ２．スイッチ手段（１７）として別のトランジスタが設けられており、 該トランジスタのベースはダーリントン回路（１０〜１２）の出力トランジスタ （１２）のベースと接続されている請求の範囲第１項記載のダーリントン回路。 ３．前記別のトランジスタ（１７）はｎｐｎトランジスタとして構成されており 、 該トランジスタのエミッタはダーリントン回路（１０〜１２）の出力トランジス タ（１２）のエミッタと接続されている請求の範囲第２項記載のダーリントン回 路。 ４．前記別のトランジスタ（１７）のコレクタには電圧源から給電され、断線の ない正常状態ではコレクタ電位はエミッタ電位の比較的低いレベル（ロー）に低 下している請求の範囲第２項または第３項記載のダーリントン回路。 ５．ダーリントン回路（１０〜１２）のベースにおける高電位（ハイ）および同 時に別のトランジスタのコレクタ（１７）における高電位を、断線として識別す る手段（１９、２０）が設けられている請求の範囲第１項から第４項までのいず れか１項記載のダーリントン回路。 ６．少なくとも２段ダーリントン回路が設けられている請求の範囲第１項から第 ５項までのいずれか１項記載のダーリントン回路。 ７．エミッタフォロワーが設けられており、該エミッタフォロワーのベースヘの ベース電流を、断線が存在する際に値ゼロに低減する補助トランジスタ（２５） が設けられており、該補助トランジスタはダーリントン回路（１０〜１２）のコ レクタ電位により制御される請求の範囲第１項から第６項までのいずれか１項記 載のダーリントン回路。 ８．補助トランジスタ（２５）のスイッチ区間はエミッタフォロワー（２１）の ベースとダーリントン回路（１０〜１２）のエミッタとの間に接続されている請 求の範囲第７項記載のダーリントン回路。 ９．補助トランジスタ（２５）にはｐｎｐ前置トランジスタ（２６）が前置接続 されており、該前置トランジスタのスイッチ区間はエミッタフォロワー（２１） のエミッタを補助トランジスタ（２５）のベースに接続し、該補助トランジスタ のベースはダーリントン回路（１０〜１２）のコレクタに接続されている請求の 範囲第８項記載のダーリントン回路。