JPH0650486B2 - データチェイン処理方式 - Google Patents
データチェイン処理方式Info
- Publication number
- JPH0650486B2 JPH0650486B2 JP63126177A JP12617788A JPH0650486B2 JP H0650486 B2 JPH0650486 B2 JP H0650486B2 JP 63126177 A JP63126177 A JP 63126177A JP 12617788 A JP12617788 A JP 12617788A JP H0650486 B2 JPH0650486 B2 JP H0650486B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- count value
- next count
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータチェイン処理方式に関し、特にデータチ
ェン機能をサポートする情報処理システムにおいてデー
タオーバライン障害の検出および復旧処理を行うデータ
チェイン処理方式に関する。
ェン機能をサポートする情報処理システムにおいてデー
タオーバライン障害の検出および復旧処理を行うデータ
チェイン処理方式に関する。
データチェイン機能（以下、ＤＣ機能と略記する）と
は、主記憶装置（以下、ＭＭと略記する）の資源を有効
に活用するための機能であり、例えば、ＭＭ上に１００
バイトのデータエリアを必要とする場合、通常ならばＭ
Ｍ上のどこかに１００バイト以上の大きさを持つ空きエ
リアを必要とするが、ＤＣ機能は、このような場合に際
して、例えばＡ番地から５０バイト、Ｂ番地から２０バ
イト、Ｃ番地から３０バイトというように、いくつかの
空きエリアを併せることにより要求されるサイズのデー
タエリアを確保しようとするものである。このようにす
れば、ＭＭ上の細かく分かれた空きエリアを有効に活用
することができる。
は、主記憶装置（以下、ＭＭと略記する）の資源を有効
に活用するための機能であり、例えば、ＭＭ上に１００
バイトのデータエリアを必要とする場合、通常ならばＭ
Ｍ上のどこかに１００バイト以上の大きさを持つ空きエ
リアを必要とするが、ＤＣ機能は、このような場合に際
して、例えばＡ番地から５０バイト、Ｂ番地から２０バ
イト、Ｃ番地から３０バイトというように、いくつかの
空きエリアを併せることにより要求されるサイズのデー
タエリアを確保しようとするものである。このようにす
れば、ＭＭ上の細かく分かれた空きエリアを有効に活用
することができる。
従来、このようなＤＣ機能は、例えば、第２図に示すよ
うなＭＭ101と、中央央処理装置（以下、ＣＦＵと略記
する）102と、ＭＭ101およびＣＰＵ102とメモリバス121
を介して接続されたＩ／Ｏ（入出力）プロセッサ（以
下、ＩＯＰと略記する）103と、ＩＰＯ103とＩ／Ｏイン
タフェース122を介して接続された周辺制御装置（以
下、ＰＣＵと略記する）104と、ＰＣＵ104とデバイスイ
ンタフェース126を介して接続されたデバイス105とから
なる情報処理システムでは、ＩＯＰ103の一機能として
実現されていた。
うなＭＭ101と、中央央処理装置（以下、ＣＦＵと略記
する）102と、ＭＭ101およびＣＰＵ102とメモリバス121
を介して接続されたＩ／Ｏ（入出力）プロセッサ（以
下、ＩＯＰと略記する）103と、ＩＰＯ103とＩ／Ｏイン
タフェース122を介して接続された周辺制御装置（以
下、ＰＣＵと略記する）104と、ＰＣＵ104とデバイスイ
ンタフェース126を介して接続されたデバイス105とから
なる情報処理システムでは、ＩＯＰ103の一機能として
実現されていた。
ところが、近年、ＶＬＳＩ（Very Large Scale Integra
ted circuit）化等による装置の小型化により、第２図
中のＩＯＰ103とＰＣＵ104とを近接させることが可能と
なり、第３図に示すように、Ｉ／Ｏインタフェース122
はＩ／Ｏバス123へと変化していく傾向にある。ＩＯＰ1
03とＰＣＵ104との間がバス構造を持つにつれて、ＰＣ
Ｕ104は間接的ながらＭＭ101のアドレスを意識すること
が可能となり、従来はＩＯＰ103が行っていた機能の一
部を分担することがが可能となってくる。こうした状況
下で、ＤＣ機能をＰＣＵ104で行うようになってきた。
換言すれば、ＩＯＰ103は、ＭＭ101またはＣＰＵ102か
ら各ＰＣＵ104への分配装置（Distributor）としての役
割に重きを置くよようになってきた。
ted circuit）化等による装置の小型化により、第２図
中のＩＯＰ103とＰＣＵ104とを近接させることが可能と
なり、第３図に示すように、Ｉ／Ｏインタフェース122
はＩ／Ｏバス123へと変化していく傾向にある。ＩＯＰ1
03とＰＣＵ104との間がバス構造を持つにつれて、ＰＣ
Ｕ104は間接的ながらＭＭ101のアドレスを意識すること
が可能となり、従来はＩＯＰ103が行っていた機能の一
部を分担することがが可能となってくる。こうした状況
下で、ＤＣ機能をＰＣＵ104で行うようになってきた。
換言すれば、ＩＯＰ103は、ＭＭ101またはＣＰＵ102か
ら各ＰＣＵ104への分配装置（Distributor）としての役
割に重きを置くよようになってきた。
ここで、ＩＯＰ103で行われていたＤＣ機能の概要につ
いて説明する。ＩＯＰ103では、データチェインを指示
するコマンド（コマンド＃１）を受理すると、それに続
くコマンド（コマンド＃２）をコマンド＃１の実行終了
前にＭＭ101から読み出し、コマンド＃１で指示された
データ転送が終了すると、速やかに次のデータ転送（コ
マンド＃２で指示されているもの）の準備を行う。これ
は、ＩＯＰ103内のバッファの余裕がなくなると、ただ
ちに下位装置であるＰＣＵ104側でのデータオーバラン
障害につながる可能性があるので、即応性が要求されて
いる。ＩＯＰ103内の障害をＰＣＵ104に伝えないように
するためには、コマンド＃１の実行が終了した時点でコ
マンド＃２の準備が完了していないときにはオーバラン
障害（コマンドオーバラン障害またはデータオーバラン
障害）として処理する場合が多い。
いて説明する。ＩＯＰ103では、データチェインを指示
するコマンド（コマンド＃１）を受理すると、それに続
くコマンド（コマンド＃２）をコマンド＃１の実行終了
前にＭＭ101から読み出し、コマンド＃１で指示された
データ転送が終了すると、速やかに次のデータ転送（コ
マンド＃２で指示されているもの）の準備を行う。これ
は、ＩＯＰ103内のバッファの余裕がなくなると、ただ
ちに下位装置であるＰＣＵ104側でのデータオーバラン
障害につながる可能性があるので、即応性が要求されて
いる。ＩＯＰ103内の障害をＰＣＵ104に伝えないように
するためには、コマンド＃１の実行が終了した時点でコ
マンド＃２の準備が完了していないときにはオーバラン
障害（コマンドオーバラン障害またはデータオーバラン
障害）として処理する場合が多い。
ＰＣＵ104がＤＣ機能を行うようになっても、コマンド
＃１の実行が終了した時点でコマンド＃２の準備が完了
していないときにオーバラン障害として処理するという
ＩＯＰ103での思想はそのままＰＣＵ104での思想として
受け継がれた。しかしながら、ＰＣＵ104側から見れば
従来よりも機能が追加されたことになり、従来から有す
るプロセッサ性能では前記のようなコマンド＃１の実行
終了時にコマンド＃２の準備が間に合わないオーバラン
障害が多発する可能性が生じていた。
＃１の実行が終了した時点でコマンド＃２の準備が完了
していないときにオーバラン障害として処理するという
ＩＯＰ103での思想はそのままＰＣＵ104での思想として
受け継がれた。しかしながら、ＰＣＵ104側から見れば
従来よりも機能が追加されたことになり、従来から有す
るプロセッサ性能では前記のようなコマンド＃１の実行
終了時にコマンド＃２の準備が間に合わないオーバラン
障害が多発する可能性が生じていた。
上述した従来のデータチェイン処理方式では、ＰＣＵ10
4でＤＣ機能を行うときにオーバラン障害の定義として
ＩＯＰ103での思想をそのまま受け継いでいたので、Ｐ
ＣＵ104でのオーバラン障害の多発、すなわちＰＣＵ104
の性能劣化を招く可能性が大きいという欠点がある。
4でＤＣ機能を行うときにオーバラン障害の定義として
ＩＯＰ103での思想をそのまま受け継いでいたので、Ｐ
ＣＵ104でのオーバラン障害の多発、すなわちＰＣＵ104
の性能劣化を招く可能性が大きいという欠点がある。
ところで、ＰＣＵ104とデバイス105との間のデータ転送
は、デバイス105の性能および動作に依存する場合が多
く、一般にその性能はＩ／Ｏバス123側のデータ転送性
能よりも劣っている。したがって、ＤＣ機能をＰＣＵ10
4で行う場合、ＰＣＵ104がＩ／Ｏバス123側のデータ転
送状況とデバイス105側のデータ転送状況との双方を意
識することができることを利用して、前述のようにコマ
ンド＃１の実行終了時にコマンド＃２の準備が間に合わ
ないオーバラン障害の場合でもデバイス105側のデータ
転送が終了するまでにコマンド＃２の準備を行うことに
よりオーバラン障害がただちにデータオーバラン障害と
なることを回避することができる。
は、デバイス105の性能および動作に依存する場合が多
く、一般にその性能はＩ／Ｏバス123側のデータ転送性
能よりも劣っている。したがって、ＤＣ機能をＰＣＵ10
4で行う場合、ＰＣＵ104がＩ／Ｏバス123側のデータ転
送状況とデバイス105側のデータ転送状況との双方を意
識することができることを利用して、前述のようにコマ
ンド＃１の実行終了時にコマンド＃２の準備が間に合わ
ないオーバラン障害の場合でもデバイス105側のデータ
転送が終了するまでにコマンド＃２の準備を行うことに
よりオーバラン障害がただちにデータオーバラン障害と
なることを回避することができる。
本発明の目的は、上述の点に鑑み、ＤＣ機能のデータオ
ーバラン障害の検出にＩ／Ｏバス側のデータ転送状況だ
けでなくデバイス側のデータ転送状況をも加味すること
により、ＰＣＵでＤＣ機能を行ったときのデータオーバ
ラン障害の多発を抑制することができるデータチェイン
処理方式を提供することにある。
ーバラン障害の検出にＩ／Ｏバス側のデータ転送状況だ
けでなくデバイス側のデータ転送状況をも加味すること
により、ＰＣＵでＤＣ機能を行ったときのデータオーバ
ラン障害の多発を抑制することができるデータチェイン
処理方式を提供することにある。
本発明のデータチェイン処理方式は、データチェイン機
能をサポートする情報処理システムでＩ／Ｏプロセッサ
とデバイスとの間に位置し前記Ｉ／ＯプロセッサとはＩ
／Ｏバスを介して接続され前記デバイスとはデバイスイ
ンタフェースを介して接続された周辺制御装置におい
て、前記Ｉ／Ｏバスとのデータ転送を前記Ｉ／Ｏプロセ
ッサを介して主記憶装置のアドレスを意識して制御する
Ｉ／Ｏバス制御部と、前記Ｉ／Ｏバスからのデータを一
時的に保持するバッファと、前記デバイスとのデータ転
送を制御するデバイス転送制御部と、前記Ｉ／Ｏバスか
ら前記バッファへのデータの入力をカウントするバッフ
ァ入力側カウンタと、このバッファ入力側カウンタのカ
ウントが尽きたときに続けてカウントすべき次カウント
値を格納するバッファ入力側次カウントレジスタと、前
記バッファから前記デバイスへのデータの出力をカウン
トするバッファ出力側カウンタと、このバッファ出力側
カウンタのカウントが尽きたときに続けてカウントすべ
き次カウント値を格納するバッファ出力側次カウントレ
ジスタと、前記バッファ入力側カウンタおよび前記バッ
ファ出力側カウンタのカウント０通知と前記バッファ入
力側次カウントレジスタおよび前記バッファ出力側次カ
ウントレジスタの次カウント値有効信号とを受けて次カ
ウント値セット要求，カウントオーバ通知およびデータ
オーバラン障害通知を出力するデータオーバラン検出部
と、このデータオーバラン検出部からの前記次カウント
値セット要求，前記カウントオーバ通知および前記デー
タオーバラン障害通知を受けてデータチェイン処理およ
びデータオーバラン障害復旧処理を行うプロセッサとを
有する。
能をサポートする情報処理システムでＩ／Ｏプロセッサ
とデバイスとの間に位置し前記Ｉ／ＯプロセッサとはＩ
／Ｏバスを介して接続され前記デバイスとはデバイスイ
ンタフェースを介して接続された周辺制御装置におい
て、前記Ｉ／Ｏバスとのデータ転送を前記Ｉ／Ｏプロセ
ッサを介して主記憶装置のアドレスを意識して制御する
Ｉ／Ｏバス制御部と、前記Ｉ／Ｏバスからのデータを一
時的に保持するバッファと、前記デバイスとのデータ転
送を制御するデバイス転送制御部と、前記Ｉ／Ｏバスか
ら前記バッファへのデータの入力をカウントするバッフ
ァ入力側カウンタと、このバッファ入力側カウンタのカ
ウントが尽きたときに続けてカウントすべき次カウント
値を格納するバッファ入力側次カウントレジスタと、前
記バッファから前記デバイスへのデータの出力をカウン
トするバッファ出力側カウンタと、このバッファ出力側
カウンタのカウントが尽きたときに続けてカウントすべ
き次カウント値を格納するバッファ出力側次カウントレ
ジスタと、前記バッファ入力側カウンタおよび前記バッ
ファ出力側カウンタのカウント０通知と前記バッファ入
力側次カウントレジスタおよび前記バッファ出力側次カ
ウントレジスタの次カウント値有効信号とを受けて次カ
ウント値セット要求，カウントオーバ通知およびデータ
オーバラン障害通知を出力するデータオーバラン検出部
と、このデータオーバラン検出部からの前記次カウント
値セット要求，前記カウントオーバ通知および前記デー
タオーバラン障害通知を受けてデータチェイン処理およ
びデータオーバラン障害復旧処理を行うプロセッサとを
有する。
本発明のデータチェイン処理方式では、Ｉ／Ｏバス制御
部がＩ／Ｏバスとのデータ転送をＩ／Ｏプロセッサを介
して主記憶装置のアドレスを意識して制御し、バッファ
がＩ／Ｏバスからのデータを一時的に保持し、デバイス
転送制御部がデバイスとのデータ転送を制御し、バッフ
ァ入力側カウンタがＩ／Ｏバスからバッファへのデータ
の入力をカウントし、バッファ入力側次カウントレジス
タがバッファ入力側カウンタのカウントが尽きたときに
続けてカウントすべき次カウント値を格納し、バッファ
出力側カウンタがバッファからデバイスへのデータの出
力をカウントし、バッファ出力側次カウントレジスタが
バッファ出力側カウンタのカウントが尽きたときに続け
てカウントすべき次カウント値を格納し、データオーバ
ラン検出部がバッファ入力側カウンタおよびバッファ出
力側カウンタのカウント０通知とバッファ入力側次カウ
ントレジスタおよびバッファ出力側次カウントレジスタ
の次カウント値有効信号とを受けて次カウント値セット
要求，カウントオーバ通知およびデータオーバラン障害
通知を出力し、プロセッサがデータオーバラン検出部か
らの次カウント値セット要求，カウントオーバ通知およ
びデータオーバラン障害通知を受けてデータチェイン処
理およびデータオーバラン障害復旧処理を行う。
部がＩ／Ｏバスとのデータ転送をＩ／Ｏプロセッサを介
して主記憶装置のアドレスを意識して制御し、バッファ
がＩ／Ｏバスからのデータを一時的に保持し、デバイス
転送制御部がデバイスとのデータ転送を制御し、バッフ
ァ入力側カウンタがＩ／Ｏバスからバッファへのデータ
の入力をカウントし、バッファ入力側次カウントレジス
タがバッファ入力側カウンタのカウントが尽きたときに
続けてカウントすべき次カウント値を格納し、バッファ
出力側カウンタがバッファからデバイスへのデータの出
力をカウントし、バッファ出力側次カウントレジスタが
バッファ出力側カウンタのカウントが尽きたときに続け
てカウントすべき次カウント値を格納し、データオーバ
ラン検出部がバッファ入力側カウンタおよびバッファ出
力側カウンタのカウント０通知とバッファ入力側次カウ
ントレジスタおよびバッファ出力側次カウントレジスタ
の次カウント値有効信号とを受けて次カウント値セット
要求，カウントオーバ通知およびデータオーバラン障害
通知を出力し、プロセッサがデータオーバラン検出部か
らの次カウント値セット要求，カウントオーバ通知およ
びデータオーバラン障害通知を受けてデータチェイン処
理およびデータオーバラン障害復旧処理を行う。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例のデータチェイン処理方式
が適用された情報処理システムの構成を示すブロック図
である。この情報処理システムは、ＭＭ１と、ＣＰＵ２
と、ＭＭ１およびＣＰＵ２とメモリバス21を介して接続
されたＩＯＰ３と、ＩＯＰ３とＩ／Ｏバス22を介して接
続されたＰＣＵ４と、ＰＣＵ４とデバイスインタフェー
ス26を介して接続されたデバイス５とから、その主要部
が構成されている。
が適用された情報処理システムの構成を示すブロック図
である。この情報処理システムは、ＭＭ１と、ＣＰＵ２
と、ＭＭ１およびＣＰＵ２とメモリバス21を介して接続
されたＩＯＰ３と、ＩＯＰ３とＩ／Ｏバス22を介して接
続されたＰＣＵ４と、ＰＣＵ４とデバイスインタフェー
ス26を介して接続されたデバイス５とから、その主要部
が構成されている。
ＰＣＵ４は、Ｉ／Ｏバス22とデータバス23を介して接続
されたＩ／Ｏバス制御部６と、Ｉ／Ｏバス制御部６とデ
ータバス24を介して接続されたバッファ７と、バッファ
７とデータバス25を介して接続されるとともにデバイス
インタフェース26に接続されたデバイス転送制御部８
と、バッファ７からデータ入力通知31を受けてカウント
（減算）するバッファ入力側カウンタ９と、バッファ入
力側カウンタ９のカウントが尽きたときに続けてカウン
トすべき次カウント値41を格納するバッファ入力側次カ
ウントレジスタ10と、バッファ７からデータ出力通知32
を受けてカウント（減算）するバッファ出力側カウンタ
11と、バッファ出力側カウンタ11のカウント値が尽きた
ときに続けてカウントすべき次カウント値42を格納する
バッファ出力側次カウントレジスタ12と、バッファ入力
側次カウントレジスタ10からの次カウント値有効信号5
1，バッファ入力側カウンタ９からのカウント０通知5
2，バッファ出力側カウンタ11からのカウント０通知53
およびバッファ出力側次カウントレジスタ12からの次カ
ウント値有効信号54を受けて次カウント値セット要求6
1，カウントオーバ通知62，データオーバラン障害通知6
3および次カウント値セット要求64を出力するデータオ
ーバラン検出部13と、ファームウェアにより制御された
データオーバラン検出部13から出力される次カウント値
セット要求61，カウントオーバ通知62，データオーバラ
ン障害通知63および次カウント値セット要求64を受けて
データチェイン処理およびデータオーバラン障害復旧処
理を行うプロセッサ14とを含んで構成されている。
されたＩ／Ｏバス制御部６と、Ｉ／Ｏバス制御部６とデ
ータバス24を介して接続されたバッファ７と、バッファ
７とデータバス25を介して接続されるとともにデバイス
インタフェース26に接続されたデバイス転送制御部８
と、バッファ７からデータ入力通知31を受けてカウント
（減算）するバッファ入力側カウンタ９と、バッファ入
力側カウンタ９のカウントが尽きたときに続けてカウン
トすべき次カウント値41を格納するバッファ入力側次カ
ウントレジスタ10と、バッファ７からデータ出力通知32
を受けてカウント（減算）するバッファ出力側カウンタ
11と、バッファ出力側カウンタ11のカウント値が尽きた
ときに続けてカウントすべき次カウント値42を格納する
バッファ出力側次カウントレジスタ12と、バッファ入力
側次カウントレジスタ10からの次カウント値有効信号5
1，バッファ入力側カウンタ９からのカウント０通知5
2，バッファ出力側カウンタ11からのカウント０通知53
およびバッファ出力側次カウントレジスタ12からの次カ
ウント値有効信号54を受けて次カウント値セット要求6
1，カウントオーバ通知62，データオーバラン障害通知6
3および次カウント値セット要求64を出力するデータオ
ーバラン検出部13と、ファームウェアにより制御された
データオーバラン検出部13から出力される次カウント値
セット要求61，カウントオーバ通知62，データオーバラ
ン障害通知63および次カウント値セット要求64を受けて
データチェイン処理およびデータオーバラン障害復旧処
理を行うプロセッサ14とを含んで構成されている。
バッファ７は、Ｉ／Ｏバス制御部６からデータバス24を
介してデータが転送されるたびにデータ入力通知31を出
力し、データバス25を介してデバイス転送制御部８にデ
ータを転送するたびにデータ出力通知32を出力する。
介してデータが転送されるたびにデータ入力通知31を出
力し、データバス25を介してデバイス転送制御部８にデ
ータを転送するたびにデータ出力通知32を出力する。
バッファ入力側カウンタ９は、バッファ入力側次カウン
トレジスタ10から設定された次カウント値41をバッファ
７からデータ入力通知31が出力されるたびにカウント
（減算）し、カウント値が０になるとカウント０通知52
を出力する。
トレジスタ10から設定された次カウント値41をバッファ
７からデータ入力通知31が出力されるたびにカウント
（減算）し、カウント値が０になるとカウント０通知52
を出力する。
バッファ入力側次カウントレジスタ10は、プロセッサ14
により有効な次カウント値41が格納されている間に次カ
ウント値有効信号51をアクティブとし、バッファ入力側
カウンタ９のカウント値が０になって次カウント値41を
バッファ入力側カウンタ９に設定すると同時に次カウン
ト値有効信号51をインアクティブとする。
により有効な次カウント値41が格納されている間に次カ
ウント値有効信号51をアクティブとし、バッファ入力側
カウンタ９のカウント値が０になって次カウント値41を
バッファ入力側カウンタ９に設定すると同時に次カウン
ト値有効信号51をインアクティブとする。
バッファ出力側カウンタ11は、バッファ出力側次カウン
トレジスタ12から設定された次カウント値42をバッファ
７からデータ出力通知32が出力されるたびにカウント
（減算）し、カウント値が０になるるとカウント０通知
53を出力する。
トレジスタ12から設定された次カウント値42をバッファ
７からデータ出力通知32が出力されるたびにカウント
（減算）し、カウント値が０になるるとカウント０通知
53を出力する。
バッファ出力側次カウントレジスタ12は、プロセッサ14
により有効な次カウント値42が格納されている間に次カ
ウント値有効信号54をアクティブとし、バッファ出力側
カウンタ11のカウント値が０になって次カウント値2を
バッファ出力側カウンタ11に設定すると同時に次カウン
ト値有効信号54をインアクティブとする。
により有効な次カウント値42が格納されている間に次カ
ウント値有効信号54をアクティブとし、バッファ出力側
カウンタ11のカウント値が０になって次カウント値2を
バッファ出力側カウンタ11に設定すると同時に次カウン
ト値有効信号54をインアクティブとする。
次に、このように構成された本実施例のデータチェイン
処理方式の動作について説明する。
処理方式の動作について説明する。
いま、データは、ＭＭ１からメモリバス21，ＩＰＯ３，
Ｉ／Ｏバス22，、データバス23，Ｉ／Ｏバス制御部６、
データバス24，バッファ７，データバス25，デバイス転
送制御部８およびデバイスインタフェース26を介してデ
バイス５に転送されるものとする。
Ｉ／Ｏバス22，、データバス23，Ｉ／Ｏバス制御部６、
データバス24，バッファ７，データバス25，デバイス転
送制御部８およびデバイスインタフェース26を介してデ
バイス５に転送されるものとする。
データチェイン動作の開始時には、プロセッサ14は、デ
ータチェインを指示する最初のコマンドに基づいてバッ
ファ入力側次カウントレジスタ10およびバッファ出力側
次カウントレジスタ12を介してバッファ入力側カウンタ
９およびバッファ出力側カウンタ11に次カウント値41お
よび42をそれぞれ設定し、Ｉ／Ｏバス制御部６およびデ
バイス転送制御部８をそれぞれ動作させる。
ータチェインを指示する最初のコマンドに基づいてバッ
ファ入力側次カウントレジスタ10およびバッファ出力側
次カウントレジスタ12を介してバッファ入力側カウンタ
９およびバッファ出力側カウンタ11に次カウント値41お
よび42をそれぞれ設定し、Ｉ／Ｏバス制御部６およびデ
バイス転送制御部８をそれぞれ動作させる。
Ｉ／Ｏバス制御部５からデータバス24を介してバッファ
６にデータが転送されると、バッファ６からバッファ入
力側カウンタ９にデータ入力通知31が出力され、バッフ
ァ入力側カウンタ９はカウント値を１つカウント（減
算）する。
６にデータが転送されると、バッファ６からバッファ入
力側カウンタ９にデータ入力通知31が出力され、バッフ
ァ入力側カウンタ９はカウント値を１つカウント（減
算）する。
また、同様に、バッファ６からデータバス25を介してデ
バイス転送制御部８にデータが転送されると、バッファ
６からバッファ出力側カウンタ11にデータ出力通知32が
出力され、バッファ出力側カウンタ11はカウント値を１
つカウント（減算）する。
バイス転送制御部８にデータが転送されると、バッファ
６からバッファ出力側カウンタ11にデータ出力通知32が
出力され、バッファ出力側カウンタ11はカウント値を１
つカウント（減算）する。
バッファ入力側カウンタ９が動作中に、バッファ入力側
次カウントレジスタ10に有効な次カウント値41が格納さ
れていることを示す次カウント値有効信号51がアクティ
ブにならない場合、データオーバラン検出部13は、バッ
ファ入力側次カウントレジスタ10への次カウント値セッ
ト要求61を出力してプロセッサ14に通知する。次カウン
ト値セット要求61を受けたプロセッサ14は、次のコマン
ドに基づく次カウント値41をバッファ入力側次カウント
レジスタ10に格納する。このため、バッファ入力側次カ
ウントレジスタ10からの次カウント値有効信号51がアク
ティブとなり、データオーバラン検出部13は次カウント
値セット要求61の出力を停止する。
次カウントレジスタ10に有効な次カウント値41が格納さ
れていることを示す次カウント値有効信号51がアクティ
ブにならない場合、データオーバラン検出部13は、バッ
ファ入力側次カウントレジスタ10への次カウント値セッ
ト要求61を出力してプロセッサ14に通知する。次カウン
ト値セット要求61を受けたプロセッサ14は、次のコマン
ドに基づく次カウント値41をバッファ入力側次カウント
レジスタ10に格納する。このため、バッファ入力側次カ
ウントレジスタ10からの次カウント値有効信号51がアク
ティブとなり、データオーバラン検出部13は次カウント
値セット要求61の出力を停止する。
また、同様に、バッファ出力側カウンタ11が動作中に、
バッファ出力側次カウントレジスタ12に有効な次カウン
ト値42が格納されていることを示す次カウント値有効信
号54がアクティブにならない場合、データオーバラン検
出部13は、バッファ出力側次カウントレジスタ12への次
カウント値セット要求64を出力してプロセッサ14に通知
する。
バッファ出力側次カウントレジスタ12に有効な次カウン
ト値42が格納されていることを示す次カウント値有効信
号54がアクティブにならない場合、データオーバラン検
出部13は、バッファ出力側次カウントレジスタ12への次
カウント値セット要求64を出力してプロセッサ14に通知
する。
次カウント値セット要求64を受けたプロセッサ14は、次
のコマンドに基づく次カウント値42をバッファ出力側次
カウントレジスタ12に格納する。このため、バッファ出
力側次カウントレジスタ12からの次カウント値有効信号
54がアクティブとなり、データオーバラン検出部13は次
カウント値セット要求64の出力を停止する。
のコマンドに基づく次カウント値42をバッファ出力側次
カウントレジスタ12に格納する。このため、バッファ出
力側次カウントレジスタ12からの次カウント値有効信号
54がアクティブとなり、データオーバラン検出部13は次
カウント値セット要求64の出力を停止する。
このような状態から、例えば、バッファ入力側カウンタ
９のカウント値が０になると、バッファ入力側カウンタ
９は、カウント０通知52をアクティブにしてデータオー
バラン検出部13に通知する。この時点では、通常はデバ
イス５へのデータ転送性能がＩ／Ｏバス22のデータ転送
性能より劣っていので、デバイス５へのデータ転送をカ
ウントするバッファ出力側カウンタ11のカウント値はま
だ０になっていないはずである。したがって、このよう
な場合には、データオーバラン検出部13は、ただちにカ
ウントオーバとしてカウントオーバ通知62を出力してプ
ロセッサ14に通知する。このカウントオーバ通知62を受
けたプロセッサ14は、バツファ入力側カウントレジスタ
10からバッファ入力側カウンタ９に次カウント値41を設
定させる。この次カウント値41の設定がバッファ出力側
カウンタ11のカウント値が０になるまでに行われれば、
バッファ入力側カウンタ９からのカウント０通知52はた
だちに解除され、データチェイン動作はそのまま続行さ
れて、データオーバラン障害は回避される。
９のカウント値が０になると、バッファ入力側カウンタ
９は、カウント０通知52をアクティブにしてデータオー
バラン検出部13に通知する。この時点では、通常はデバ
イス５へのデータ転送性能がＩ／Ｏバス22のデータ転送
性能より劣っていので、デバイス５へのデータ転送をカ
ウントするバッファ出力側カウンタ11のカウント値はま
だ０になっていないはずである。したがって、このよう
な場合には、データオーバラン検出部13は、ただちにカ
ウントオーバとしてカウントオーバ通知62を出力してプ
ロセッサ14に通知する。このカウントオーバ通知62を受
けたプロセッサ14は、バツファ入力側カウントレジスタ
10からバッファ入力側カウンタ９に次カウント値41を設
定させる。この次カウント値41の設定がバッファ出力側
カウンタ11のカウント値が０になるまでに行われれば、
バッファ入力側カウンタ９からのカウント０通知52はた
だちに解除され、データチェイン動作はそのまま続行さ
れて、データオーバラン障害は回避される。
しかし、プロセッサ14によるバッファ入力側カウンタ９
への次カウント値41の設定が間に合わずにバッファ出力
側カウンタ11のカウント値が０になった場合には、バッ
ファ出力側カウンタ11はカウント０通知53を出力し、カ
ウント０通知52および53を同時に受けたデータオーバラ
ン検出部13は、データオーバラン障害としてデータオー
バラン障害通知63を出力力してプロセッサ14に通知す
る。このデータオーバラン障害通知63を受けて、プロセ
ッサ14はデータオーバラン障害復旧処理を行う。
への次カウント値41の設定が間に合わずにバッファ出力
側カウンタ11のカウント値が０になった場合には、バッ
ファ出力側カウンタ11はカウント０通知53を出力し、カ
ウント０通知52および53を同時に受けたデータオーバラ
ン検出部13は、データオーバラン障害としてデータオー
バラン障害通知63を出力力してプロセッサ14に通知す
る。このデータオーバラン障害通知63を受けて、プロセ
ッサ14はデータオーバラン障害復旧処理を行う。
以上説明したように本発明は、ＤＣ機能のデータオーバ
ラン障害の検出にＩ／Ｏバス側のデータ転送状況だけで
なくデバイス側のデータ転送状況をも加味することによ
り、ＰＣＵでＤＣ機能を行ったときのデータオーバラン
障害の多発を抑制することがきるという効果がある。
ラン障害の検出にＩ／Ｏバス側のデータ転送状況だけで
なくデバイス側のデータ転送状況をも加味することによ
り、ＰＣＵでＤＣ機能を行ったときのデータオーバラン
障害の多発を抑制することがきるという効果がある。
第１図は本発明の一実施例のデータチェイン処理方式が
適用された情報処理システムの構成を示すブロック図、 第２図は従来のデータチェイン処理方式が適用された情
報処理システムの一例を示すブロック図、 第３図は従来のデータチェイン処理方式が適用された情
報処理システムの他の例を示すブロック図である。 図において、 １……ＭＭ、 ２……ＣＰＵ、 ３……ＩＯＰ、 ４……ＰＣＵ、 ５……デバイス、 ６……Ｉ／Ｏバス制御部、 ７……バッファ、 ８……デバイス転送制御部、 ９……バッファ入力側カウンタ、 10……バッファ入力側次カウントレジスタ、 11……バッファ出力側カウンタ、 12……バッファ出力側次カウントレジスタ、 13……データオーバラン検出部、 14……プロセッサ、 21……メモリバス、 22……Ｉ／Ｏバス、 23〜25……データバス、 26……デバイスインタフェース、 31……データ入力通知、 32……データ出力通知、 41，42……次カウント値、 51，54……次カウント値有効信号、 52，53……カウント０通知、 61，64……次カウント値セット要求、 62……カウントオーバ通知、 63……データオーバラン障害通知である。
適用された情報処理システムの構成を示すブロック図、 第２図は従来のデータチェイン処理方式が適用された情
報処理システムの一例を示すブロック図、 第３図は従来のデータチェイン処理方式が適用された情
報処理システムの他の例を示すブロック図である。 図において、 １……ＭＭ、 ２……ＣＰＵ、 ３……ＩＯＰ、 ４……ＰＣＵ、 ５……デバイス、 ６……Ｉ／Ｏバス制御部、 ７……バッファ、 ８……デバイス転送制御部、 ９……バッファ入力側カウンタ、 10……バッファ入力側次カウントレジスタ、 11……バッファ出力側カウンタ、 12……バッファ出力側次カウントレジスタ、 13……データオーバラン検出部、 14……プロセッサ、 21……メモリバス、 22……Ｉ／Ｏバス、 23〜25……データバス、 26……デバイスインタフェース、 31……データ入力通知、 32……データ出力通知、 41，42……次カウント値、 51，54……次カウント値有効信号、 52，53……カウント０通知、 61，64……次カウント値セット要求、 62……カウントオーバ通知、 63……データオーバラン障害通知である。
Claims (1)
- 【請求項１】データチェイン機能をサポートする情報処
理システムでＩ／Ｏプロセッサとデバイズとの間に位置
し前記Ｉ／ＯプロセッサとはＩ／Ｏバスを介して接続さ
れ前記デバイスとはデバイスインタフェースを介して接
続された周辺制御装置において、 前記Ｉ／Ｏバスとのデータ転送を前記Ｉ／Ｏプロセッサ
を介して主記憶装置のアドレスを意識して制御するＩ／
Ｏバス制御部と、 前記Ｉ／Ｏバスからのデータを一時的に保持するバッフ
ァと、 前記デバイスとのデータ転送を制御するデバイス転送制
御部と、 前記記Ｉ／Ｏバスから前記バッファへのデータの入力を
カウントするバッファ入力側カウンタと、 このバッファ入力側カウンタのカウントが尽きたときに
続けてカウントすべき次カウント値を格納するバッファ
入力側次カウントレジスタと、 前記バッファから前記デバイスへのデータの出力をカウ
ントするバッファ出力側カウントと、 このバッファ出力側カウンタのカウントが尽きたときに
続けてカウントすべき次カウント値を格納するバッファ
出力側次カウントレジスタと、 前記バッファ入力側カウンタおよび前記バッファ出力側
カウンタのカウント０通知と前記バッファ入力側次カウ
ントレジスタおよび前記バッファ出力側次カウントレジ
スタの次カウント値有効信号とを受けて次カウント値セ
ット要求，カウントオーバ通知およびデータオーバラン
障害通知を出力するデータオーバラン検出部と、 このデータオーバラン検出部からの前記次カウント値セ
ット要求，前記カウントオーバ通知および前記データオ
ーバラン障害通知を受けてデータチェイン処理およびデ
ータオーバラン障害復旧処理を行うプロセッサと、 を有することを特徴とするデータチェイン処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126177A JPH0650486B2 (ja) | 1988-05-24 | 1988-05-24 | データチェイン処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126177A JPH0650486B2 (ja) | 1988-05-24 | 1988-05-24 | データチェイン処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295352A JPH01295352A (ja) | 1989-11-29 |
| JPH0650486B2 true JPH0650486B2 (ja) | 1994-06-29 |
Family
ID=14928590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126177A Expired - Lifetime JPH0650486B2 (ja) | 1988-05-24 | 1988-05-24 | データチェイン処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650486B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703417B2 (ja) * | 1991-04-05 | 1998-01-26 | 富士通株式会社 | 受信バッファ |
-
1988
- 1988-05-24 JP JP63126177A patent/JPH0650486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01295352A (ja) | 1989-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2790034B2 (ja) | 非運用系メモリ更新方式 | |
| JP3093293B2 (ja) | 情報処理装置の割り込み方式 | |
| JPH03175537A (ja) | デバッグ用マイクロプロセッサのエラー制御装置 | |
| JPH0650486B2 (ja) | データチェイン処理方式 | |
| JPS6112580B2 (ja) | ||
| JP2677175B2 (ja) | コンピュータシステムの外部イベント検出方式 | |
| JP2505044B2 (ja) | 割込制御方式 | |
| JPH03204739A (ja) | マイクロコンピュータ | |
| JPS597971B2 (ja) | 入出力装置の制御方式 | |
| JPH0430245A (ja) | マルチプロセッサ制御方式 | |
| JP2522051B2 (ja) | 制御装置 | |
| JP3042034B2 (ja) | 障害処理方式 | |
| JPS62106564A (ja) | 情報処理システムの現用／予備切り替え制御方式 | |
| JPH0535901B2 (ja) | ||
| JP2529601B2 (ja) | 障害処理方式 | |
| JPS6349804B2 (ja) | ||
| JPH0391841A (ja) | 異常回復処理方式 | |
| JPH0713792A (ja) | ホットスタンバイシステムにおけるエラー制御方式 | |
| JPS61118846A (ja) | サブシステムの異常情報収集方式 | |
| JPH04182835A (ja) | マルチプロセッサシステムのバス監視装置 | |
| JPH0414378B2 (ja) | ||
| JPS608954A (ja) | コンピユ−タプログラムのハングアツプ検出方法 | |
| JPH06105931B2 (ja) | 初期プログラムロ−ド方式 | |
| JPS63298458A (ja) | デ−タ転送回路 | |
| JPH02244345A (ja) | 情報処理装置 |