JPH0650767B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0650767B2 JPH0650767B2 JP60235672A JP23567285A JPH0650767B2 JP H0650767 B2 JPH0650767 B2 JP H0650767B2 JP 60235672 A JP60235672 A JP 60235672A JP 23567285 A JP23567285 A JP 23567285A JP H0650767 B2 JPH0650767 B2 JP H0650767B2
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- JP
- Japan
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- capacitor
- layer
- memory device
- type
- semiconductor memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は半導体記憶装置の製造方法に係わり、特に１ト
ランジスタ／１キャパシタ型のメモリセルを有するダイ
ナミックメモリの製造方法に関する。
ランジスタ／１キャパシタ型のメモリセルを有するダイ
ナミックメモリの製造方法に関する。
［発明の技術的背景とその問題点］ この種の１トランジスタ／１キャパシタ型のダイナミッ
クメモリで、特にα線に起因するソフトエラーに対して
耐性のある構造として従来用いられてきたのは、いわゆ
るＨｉ−Ｃ（ハイキャパシタンス・セル）構造である。
この構造は第４図に示すように、情報を蓄積すべきシリ
コン基板１と逆導電型の不純物領域２の下に、不純物濃
度が基板１より高いこれと同導電型の不純物濃度層３を
設けるもので、この高濃度不純物層がキャリアに対する
電位障壁を形成することにより、ソフトエラーが防止さ
れる。第４図において４，５は基板１とは逆導電型の領
域（ソース，ドレイン）、６は絶縁膜、７はゲート電
極、８はキャパシタンス電極である。
クメモリで、特にα線に起因するソフトエラーに対して
耐性のある構造として従来用いられてきたのは、いわゆ
るＨｉ−Ｃ（ハイキャパシタンス・セル）構造である。
この構造は第４図に示すように、情報を蓄積すべきシリ
コン基板１と逆導電型の不純物領域２の下に、不純物濃
度が基板１より高いこれと同導電型の不純物濃度層３を
設けるもので、この高濃度不純物層がキャリアに対する
電位障壁を形成することにより、ソフトエラーが防止さ
れる。第４図において４，５は基板１とは逆導電型の領
域（ソース，ドレイン）、６は絶縁膜、７はゲート電
極、８はキャパシタンス電極である。
第５図は第４図の電気的等価回路で、１１はトランジス
タ、１２は情報を蓄積するキャパシタ、１３はワード
線、１４はビット線である。
タ、１２は情報を蓄積するキャパシタ、１３はワード
線、１４はビット線である。
平面上に形成されたキャパシタに対しては、従来より用
いられているＨｉ−Ｃ構造（第４図）で充分であった
が、ＬＳＩの高集積化に伴なって第６図に示すようにシ
リコン基板１中に溝２１を掘り、その内壁をキャパシタ
として利用することが行なわれるようになってきた。第
６図においては第４図と対応する個所には同一符号が付
されている。この構造でも、第６図に示すようにＨｉ−
Ｃ構造をとることは原理的に可能であるが、容易に分か
るように従来の如くイオン注入法により手軽に不純物領
域３を形成することはできない。この領域３を形成する
一つの方法は、ＢＳＧ膜のような固体拡散源を使用する
ことであるが、かなり煩多な工程を必要とするものであ
る。
いられているＨｉ−Ｃ構造（第４図）で充分であった
が、ＬＳＩの高集積化に伴なって第６図に示すようにシ
リコン基板１中に溝２１を掘り、その内壁をキャパシタ
として利用することが行なわれるようになってきた。第
６図においては第４図と対応する個所には同一符号が付
されている。この構造でも、第６図に示すようにＨｉ−
Ｃ構造をとることは原理的に可能であるが、容易に分か
るように従来の如くイオン注入法により手軽に不純物領
域３を形成することはできない。この領域３を形成する
一つの方法は、ＢＳＧ膜のような固体拡散源を使用する
ことであるが、かなり煩多な工程を必要とするものであ
る。
［発明の目的］ 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のＨｉ−Ｃ構造と同等以上の耐ソフ
トエラー性をもち、溝掘り型のキャパシタ構造に容易に
適用できる半導体記憶装置の製造方法を提供しようとす
るものである。
するところは、従来のＨｉ−Ｃ構造と同等以上の耐ソフ
トエラー性をもち、溝掘り型のキャパシタ構造に容易に
適用できる半導体記憶装置の製造方法を提供しようとす
るものである。
［発明の概要］ 本発明は、溝掘り型のキャパシタ構造を用いる場合にお
いて、シリコン基板表面から溝の底部より深い位置まで
の基板全体に、不純物濃度が１×１０１６cm-3以上で、
基板の不純物濃度より高く、基板と同一導電型を有する
不純物層を設けることにより、ソフトエラーを防止する
ようにしたものである。
いて、シリコン基板表面から溝の底部より深い位置まで
の基板全体に、不純物濃度が１×１０１６cm-3以上で、
基板の不純物濃度より高く、基板と同一導電型を有する
不純物層を設けることにより、ソフトエラーを防止する
ようにしたものである。
［発明の実施例］ 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成を示す断面図であるが、これは前記
従来例のものに対応するので、対応個所には同一符号を
用いる。まず比抵抗が５Ω・cmのＰ型基本板１に、ドー
ズ量１×１０１３cm-2でボロンをイオン注入し1190℃で
６８０分の熱拡散を行なって不純物層３ａを形成し、第
２図のように基板の不純物濃度プロファイルを調整す
る。次にシリコン基板に深さ３μｍの溝２１を掘り、ヒ
素を拡散させてＮ型の不純物領域２を形成した後、熱酸
化により、溝２１の内壁に１００ÅのＳｉＯ２膜６を成
長させる。その後ポリシリコン電極８を設け、キャパシ
タ（第５図の１２に相当）形成を行なう。その後このキ
ャパシタに隣接して書き込み、読み出し用のトランジス
タ（第５図の１１に相当）を設け、更に所定の配線を行
なうことにより、第１図のような１トランジスタ／１キ
ャパシタ型のダイナミックメモリが完成する。
図は同実施例の構成を示す断面図であるが、これは前記
従来例のものに対応するので、対応個所には同一符号を
用いる。まず比抵抗が５Ω・cmのＰ型基本板１に、ドー
ズ量１×１０１３cm-2でボロンをイオン注入し1190℃で
６８０分の熱拡散を行なって不純物層３ａを形成し、第
２図のように基板の不純物濃度プロファイルを調整す
る。次にシリコン基板に深さ３μｍの溝２１を掘り、ヒ
素を拡散させてＮ型の不純物領域２を形成した後、熱酸
化により、溝２１の内壁に１００ÅのＳｉＯ２膜６を成
長させる。その後ポリシリコン電極８を設け、キャパシ
タ（第５図の１２に相当）形成を行なう。その後このキ
ャパシタに隣接して書き込み、読み出し用のトランジス
タ（第５図の１１に相当）を設け、更に所定の配線を行
なうことにより、第１図のような１トランジスタ／１キ
ャパシタ型のダイナミックメモリが完成する。
第３図が本発明の効果を示すもので、縦軸は実施例で述
べた方法により、ボロンのイオン注入量を変化させて作
成したダイナミックメモリのソフトエラー・レート、横
軸はボロンのイオン注入ドーズ量である。第３図から明
らかなように、本発明はソフトエラー・レートの低減に
著しい効果を示し、ボロンのイオン注入量を５×１０
１２cm-2とすることで、従来のＨｉ−Ｃ構造とほぼ同等
のソフトエラー耐性を有するダイナミックメモリが得ら
れる。またボロンのイオン注入ドーズ量を１×１０１３
cm-2以上とすることで、従来のＨｉ−Ｃ構造に比較して
著しく良好なソフトエラー・レートが得られる。この時
第２図を参照するとわかるように、上記５×１０１２cm
-2のイオン注入量の場合、シリコン基板表面から溝２１
の底部までの不純物濃度は、概略１×１０１６cm-3以上
となっている。また実施例のように１×１０１３cm-2の
ドーズ量を用いれば不純物層３ａの濃度は概略２×１０
１６cm-3以上となるが、この場合上記のように従来のＨ
ｉ−Ｃ構造に比較して著しい効果が得られるようになる
ものである。
べた方法により、ボロンのイオン注入量を変化させて作
成したダイナミックメモリのソフトエラー・レート、横
軸はボロンのイオン注入ドーズ量である。第３図から明
らかなように、本発明はソフトエラー・レートの低減に
著しい効果を示し、ボロンのイオン注入量を５×１０
１２cm-2とすることで、従来のＨｉ−Ｃ構造とほぼ同等
のソフトエラー耐性を有するダイナミックメモリが得ら
れる。またボロンのイオン注入ドーズ量を１×１０１３
cm-2以上とすることで、従来のＨｉ−Ｃ構造に比較して
著しく良好なソフトエラー・レートが得られる。この時
第２図を参照するとわかるように、上記５×１０１２cm
-2のイオン注入量の場合、シリコン基板表面から溝２１
の底部までの不純物濃度は、概略１×１０１６cm-3以上
となっている。また実施例のように１×１０１３cm-2の
ドーズ量を用いれば不純物層３ａの濃度は概略２×１０
１６cm-3以上となるが、この場合上記のように従来のＨ
ｉ−Ｃ構造に比較して著しい効果が得られるようになる
ものである。
［発明の効果］ 以上説明した如く本発明によれば、従来のＨｉ−Ｃ構造
と同等以上の耐ソフトエラー性が実現でき、また構造も
容易な半導体記憶装置が提供できるものである。
と同等以上の耐ソフトエラー性が実現でき、また構造も
容易な半導体記憶装置が提供できるものである。
第１図は本発明の一実施例の断面図、第２図，第３図は
その効果を示す特性図、第４図は従来のＨｉ−Ｃ構造を
とった記憶装置の断面図、第５図は１トランジスタ／１
キャパシタンス型メモリセルの回路図、第６図は第４図
の変形構造の断面図である。 １…シリコン基板、２，４，５…基板とは逆導電型の領
域、３ａ…１×１０１６cm-3以上の不純物濃度層、６…
絶縁膜、７，８…電極。
その効果を示す特性図、第４図は従来のＨｉ−Ｃ構造を
とった記憶装置の断面図、第５図は１トランジスタ／１
キャパシタンス型メモリセルの回路図、第６図は第４図
の変形構造の断面図である。 １…シリコン基板、２，４，５…基板とは逆導電型の領
域、３ａ…１×１０１６cm-3以上の不純物濃度層、６…
絶縁膜、７，８…電極。
Claims (1)
- 【請求項１】トランジスタ／１キャパシタ型のメモリセ
ルを有する半導体記憶装置の製造方法において、前記キ
ャパシタの形成には、Ｐ型半導体基板に、ドーズ量１×
１０13cm-2以上でボロンをイオン注入して１×１０16cm
-3以上の濃度のイオン注入層を形成する工程と、前記イ
オン注入層に、該イオン注入層の深さより浅い溝を形成
する工程と、前記溝の側壁部及び底壁部にＮ型層を形成
するに当たり、このＮ型層の底部が前記溝の底壁と前記
イオン注入層の底部との間に配置されるように前記Ｎ型
層を形成する工程と、前記溝に、絶縁膜を介してキャパ
シタ用の電極層を形成する工程とを具備したことを特徴
とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235672A JPH0650767B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235672A JPH0650767B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294976A JPS6294976A (ja) | 1987-05-01 |
| JPH0650767B2 true JPH0650767B2 (ja) | 1994-06-29 |
Family
ID=16989488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235672A Expired - Fee Related JPH0650767B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650767B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105268A (ja) * | 1983-11-11 | 1985-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS60140860A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-10-22 JP JP60235672A patent/JPH0650767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6294976A (ja) | 1987-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |