JPS6294976A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS6294976A JPS6294976A JP60235672A JP23567285A JPS6294976A JP S6294976 A JPS6294976 A JP S6294976A JP 60235672 A JP60235672 A JP 60235672A JP 23567285 A JP23567285 A JP 23567285A JP S6294976 A JPS6294976 A JP S6294976A
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- Japan
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- type
- groove
- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野」
本発明は半導体記憶装置に係わり、特に１トランジスタ
／１キヤパシタ型のメモリセルを有するダイナミックメ
モリに関する。
／１キヤパシタ型のメモリセルを有するダイナミックメ
モリに関する。
［発明の技術的背景とその問題点］
この種の１トランジスタ／１キヤパシタ型のダイナミッ
クメモリで、特にα線に起因するソフトエラーに対して
耐性のある構造として従来用いられてきたのは、いわ６
るＨｉ−Ｃ（ハイキャパシタンス・セル）構造である。
クメモリで、特にα線に起因するソフトエラーに対して
耐性のある構造として従来用いられてきたのは、いわ６
るＨｉ−Ｃ（ハイキャパシタンス・セル）構造である。
この構造は第４図に示すように、情報を蓄積すべきシリ
コン基板１と逆導電型の不純物領域２の下に、不純物濃
度が％板１より高いこれと同導電型の不純物濃度層３を
設けるもので、この高濃度不純物層がキャリアに対する
電位障壁を形成することにより、ソフトエラーが防止さ
れる。第４図において４，５は基板１とは逆導電型の領
域（ソース、ドレイン）、６は絶縁膜、７はゲート電極
、８はキャパシタンス電極である。
コン基板１と逆導電型の不純物領域２の下に、不純物濃
度が％板１より高いこれと同導電型の不純物濃度層３を
設けるもので、この高濃度不純物層がキャリアに対する
電位障壁を形成することにより、ソフトエラーが防止さ
れる。第４図において４，５は基板１とは逆導電型の領
域（ソース、ドレイン）、６は絶縁膜、７はゲート電極
、８はキャパシタンス電極である。
第５図は第４図の電気的等価回路で、１１はトランジス
タ、１２は情報を蓄積するキャパシタ、１３はワード線
、１４はビット線である。
タ、１２は情報を蓄積するキャパシタ、１３はワード線
、１４はビット線である。
平面上に形成されたキャパシタに対しては、従来より用
いられているＨ １−ｃ構造（第４図）で充分であった
が、ＬＳＩの高集積化に伴なって第６図に示すようにシ
リコン基板１中に溝２１を掘り、その内壁をキャパシタ
として利用することが行なわれるようになってきた。第
６図においては第４図と対応する個所には同一符号が付
されている。
いられているＨ １−ｃ構造（第４図）で充分であった
が、ＬＳＩの高集積化に伴なって第６図に示すようにシ
リコン基板１中に溝２１を掘り、その内壁をキャパシタ
として利用することが行なわれるようになってきた。第
６図においては第４図と対応する個所には同一符号が付
されている。
この構造でも、第６図に示すようにＨｉ−Ｃ構造をとる
ことは原理的に可能であるが、容易に分かるように従来
の如くイオン注入法により手軽に不純物領域３を形成す
ることはできない。この領域３を形成する一つの方法は
、ＢＳＧ膜のような固体拡散源を使用することであるが
、かなり煩多な工程を必要とするものである。
ことは原理的に可能であるが、容易に分かるように従来
の如くイオン注入法により手軽に不純物領域３を形成す
ることはできない。この領域３を形成する一つの方法は
、ＢＳＧ膜のような固体拡散源を使用することであるが
、かなり煩多な工程を必要とするものである。
し発明の目的〕
本発明は上記実情に鑑みてなされたもので、その目的と
するところは、従来のＨ；−Ｃ構造と同等以上の耐ソフ
トエラー性をもち、溝掘り型のキャパシタ構造に容易に
適用できる半導体記憶装置を提供しようとするものであ
る。
するところは、従来のＨ；−Ｃ構造と同等以上の耐ソフ
トエラー性をもち、溝掘り型のキャパシタ構造に容易に
適用できる半導体記憶装置を提供しようとするものであ
る。
［発明の概要コ
本発明は、溝掘り型のキャパシタ構造を用いる場合にお
いて、シリコン基板表面から溝の底部より深い位置まで
の基板全体に、不純物濃度が１×１０１８ａｎ′３以上
で、基板の不純物濃度より高く、基板と同一導電型を有
する不純物層を設けることにより、ソフトエラーを防止
するようにしたものである。
いて、シリコン基板表面から溝の底部より深い位置まで
の基板全体に、不純物濃度が１×１０１８ａｎ′３以上
で、基板の不純物濃度より高く、基板と同一導電型を有
する不純物層を設けることにより、ソフトエラーを防止
するようにしたものである。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成を示す断面図であるが、これは前記
従来例のものに対応するので、対応個所には同一符号を
用いる。まず比抵抗が５Ω・ａｉｒのＰ型基本板１に、
ドーズ量ｌＸ１０１３αりでボロンをイオン注入し１１
９０℃で６８０分の熱拡散を行なって不純物層３ａを形
成し、第２図のように基板の不純物濃度プロファイルを
調整する。次にシリコン基板に深さ３μｍの溝２１を掘
り、ヒ素を拡散させてＮ型の不純物領域２を形成した後
、熱酸化により、溝２１の内壁に１００人の５Ｌｏ２膜
６を成長させる。その後ポリシリコン電極８を設け、キ
ャパシタ（第５図の１２に相当）形成を行なう。その後
このキャパシタに隣接して書き込み、読み出し用のトラ
ンジスタ（第５図の１１に相当）を設け、更に所定の配
線を行なうことにより、第１図のような１トランジスタ
／１キヤパシタ型のダイナミックメモリが完成する。
図は同実施例の構成を示す断面図であるが、これは前記
従来例のものに対応するので、対応個所には同一符号を
用いる。まず比抵抗が５Ω・ａｉｒのＰ型基本板１に、
ドーズ量ｌＸ１０１３αりでボロンをイオン注入し１１
９０℃で６８０分の熱拡散を行なって不純物層３ａを形
成し、第２図のように基板の不純物濃度プロファイルを
調整する。次にシリコン基板に深さ３μｍの溝２１を掘
り、ヒ素を拡散させてＮ型の不純物領域２を形成した後
、熱酸化により、溝２１の内壁に１００人の５Ｌｏ２膜
６を成長させる。その後ポリシリコン電極８を設け、キ
ャパシタ（第５図の１２に相当）形成を行なう。その後
このキャパシタに隣接して書き込み、読み出し用のトラ
ンジスタ（第５図の１１に相当）を設け、更に所定の配
線を行なうことにより、第１図のような１トランジスタ
／１キヤパシタ型のダイナミックメモリが完成する。
第３図が本発明の効果を示すもので、縦軸は実施例で述
べた方法により、ボロンのイオン注入量を変化させて作
成したダイナミックメモリのソフトエラー・レート、横
軸はボロンのイオン注入ドーズ量である。第３図から明
らかなように、本発明はソフトエラー・レートの低減に
著しい効果を示し、ボロンのイオン注入量を５×１０１
２ｃｍ″２とすることで、従来のＨｉ−Ｃ構造とほぼ同
等のソフトエラー耐性を有するダイナミックメモリが得
られる。またボロンのイオン注入ドーズ量を１×１０１
３ｃｍ’２以上とすることで、従来のＨｉ−Ｃ構造に比
較して著しく良好なソフトエラー・レートが得られる。
べた方法により、ボロンのイオン注入量を変化させて作
成したダイナミックメモリのソフトエラー・レート、横
軸はボロンのイオン注入ドーズ量である。第３図から明
らかなように、本発明はソフトエラー・レートの低減に
著しい効果を示し、ボロンのイオン注入量を５×１０１
２ｃｍ″２とすることで、従来のＨｉ−Ｃ構造とほぼ同
等のソフトエラー耐性を有するダイナミックメモリが得
られる。またボロンのイオン注入ドーズ量を１×１０１
３ｃｍ’２以上とすることで、従来のＨｉ−Ｃ構造に比
較して著しく良好なソフトエラー・レートが得られる。
この時第２図を参照するとわかるように、上記５×１０
１２ ｃｍ ４のイオン注入量の場合、シリコン基板表
面から溝２１の底部までの不純物濃度は、概略１×１０
１Ｓ１０１Ｓ以上となっている。また実施例のようにｌ
Ｘ１０”ｃｍ’のドーズ量を用いれば不純物層３ａの濃
度は概略２Ｘ１０１６ｃｍ’以上となるが、この場合上
記のように従来のＨｉ−Ｃ構造に比較して著しい効果が
得られるようになるものである。
１２ ｃｍ ４のイオン注入量の場合、シリコン基板表
面から溝２１の底部までの不純物濃度は、概略１×１０
１Ｓ１０１Ｓ以上となっている。また実施例のようにｌ
Ｘ１０”ｃｍ’のドーズ量を用いれば不純物層３ａの濃
度は概略２Ｘ１０１６ｃｍ’以上となるが、この場合上
記のように従来のＨｉ−Ｃ構造に比較して著しい効果が
得られるようになるものである。
［発明の効果］
以上説明した如く本発明によれば、従来の１−（ｉ−Ｃ
構造と同等以上の耐ソフトエラー性が実現でき、また製
造も容易な半導体記憶装置が提供できるものである。
構造と同等以上の耐ソフトエラー性が実現でき、また製
造も容易な半導体記憶装置が提供できるものである。
第１図は本発明の一実施例の断面図、第２図。
第３図はその効果を示す特性図、第４図は従来のＨｉ−
Ｃ構造をとった記憶装置の断面図、第５図は１トランジ
スタ／１キヤパシタンス型メモリセルの回路図、第６図
は第４図の変形構造の断面図である。 １・・・シリコン基板、２．４．５・・・基板とは逆導
電型の領域、３ａ・・・ｌＸ１０”ｃｍ−３以上の不純
物濃度層、６・・・絶縁膜、７．８・・・電極。 出願人代理人 弁理士 鈴江武彦 奉 １ 図 （Ｈｍ）
Ｃ構造をとった記憶装置の断面図、第５図は１トランジ
スタ／１キヤパシタンス型メモリセルの回路図、第６図
は第４図の変形構造の断面図である。 １・・・シリコン基板、２．４．５・・・基板とは逆導
電型の領域、３ａ・・・ｌＸ１０”ｃｍ−３以上の不純
物濃度層、６・・・絶縁膜、７．８・・・電極。 出願人代理人 弁理士 鈴江武彦 奉 １ 図 （Ｈｍ）
Claims (1)
- １トランジスタ／１キャパシタ型のメモリセルを有する
半導体記憶装置において、一導電型の半導体基板と、こ
の半導体基板よりも高濃度でかつ１×１０＾１＾６ｃｍ
＾−＾３以上の濃度の一導電型の不純物層と、この不純
物層に形成された溝と、この溝内に絶縁膜を介して形成
された電極とを有することを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235672A JPH0650767B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235672A JPH0650767B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294976A true JPS6294976A (ja) | 1987-05-01 |
| JPH0650767B2 JPH0650767B2 (ja) | 1994-06-29 |
Family
ID=16989488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235672A Expired - Fee Related JPH0650767B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650767B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105268A (ja) * | 1983-11-11 | 1985-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS60140860A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体装置 |
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-10-22 JP JP60235672A patent/JPH0650767B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105268A (ja) * | 1983-11-11 | 1985-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS60140860A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体装置 |
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650767B2 (ja) | 1994-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |