JPH0650814B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0650814B2 JPH0650814B2 JP60238760A JP23876085A JPH0650814B2 JP H0650814 B2 JPH0650814 B2 JP H0650814B2 JP 60238760 A JP60238760 A JP 60238760A JP 23876085 A JP23876085 A JP 23876085A JP H0650814 B2 JPH0650814 B2 JP H0650814B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- logic circuit
- output
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し、特に電源電圧値により入力信
号に関係なく出力論理状態が変化する論理回路に関す
る。
号に関係なく出力論理状態が変化する論理回路に関す
る。
従来、論理回路の出力論理状態を入力信号に関係なく変
化させる回路としては、入力信号が印加される第１の論
理回路と、第１の論理回路の出力を一方の入力とし、出
力制御信号をもう一方の入力とする第２の論理回路とで
構成される論理回路がある。例えば、第２の論理回路と
して、２入力の論理和回路を用い、一方の入力に第１の
論理回路の出力を入力し、他方の入力に出力制御信号を
入力したものがあり、この回路では出力制御信号を高レ
ベルにすれば、第１の論理回路の入力信号に関係なく論
理和回路の出力論理状態を高レベルに固定することがで
きる。
化させる回路としては、入力信号が印加される第１の論
理回路と、第１の論理回路の出力を一方の入力とし、出
力制御信号をもう一方の入力とする第２の論理回路とで
構成される論理回路がある。例えば、第２の論理回路と
して、２入力の論理和回路を用い、一方の入力に第１の
論理回路の出力を入力し、他方の入力に出力制御信号を
入力したものがあり、この回路では出力制御信号を高レ
ベルにすれば、第１の論理回路の入力信号に関係なく論
理和回路の出力論理状態を高レベルに固定することがで
きる。
上述した第１と第２の論理回路の組合わせにより実現し
た従来の論理回路では、第２の論理回路を必要とするた
め、構成素子数が増加するという欠点がある、また、第
２の論理回路の出力を制御する入力信号が必要であり、
このため、これを受ける入力端子を設ける必要があり、
信号端子数が増加するという欠点も有している。
た従来の論理回路では、第２の論理回路を必要とするた
め、構成素子数が増加するという欠点がある、また、第
２の論理回路の出力を制御する入力信号が必要であり、
このため、これを受ける入力端子を設ける必要があり、
信号端子数が増加するという欠点も有している。
本発明の論理回路は、Ｐチャンネル型とＮチャンネル型
電界効果トランジスタのいずれか一方または双方により
構成され第１および第２の電源間に接続されたＭＯＳ論
理回路と、ゲートが第１の電源に接続され、ソースが第
２の電源に接続され、ドレインが前記ＭＯＳ論理回路の
出力に接続された電界効果トランジスタとにより構成さ
れ、この電界効果トランジスタが、前記ＭＯＳ論理回路
が入力信号に対する論理処理の出力を発生する期間の動
作電源電圧より高い閾値電圧を有している。
電界効果トランジスタのいずれか一方または双方により
構成され第１および第２の電源間に接続されたＭＯＳ論
理回路と、ゲートが第１の電源に接続され、ソースが第
２の電源に接続され、ドレインが前記ＭＯＳ論理回路の
出力に接続された電界効果トランジスタとにより構成さ
れ、この電界効果トランジスタが、前記ＭＯＳ論理回路
が入力信号に対する論理処理の出力を発生する期間の動
作電源電圧より高い閾値電圧を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。本
実施例は、入力信号印加端子３，４への入力に対するＮ
ＯＲ論理を出力端子５に出力するＣＭＯＳ論理回路に、
ゲートが電源１に接続され、ソースが電源２に接続さ
れ、ドレインが出力端子５に接続されたＮチャンネル型
電界効果トランジスタＱ５が付加された論理回路であ
る。ここで、トランジスタＱ５の閾値電圧は、通常の動
作電源電圧より高い値に設定されている。このため通常
の電源電圧ではトランジスタＱ５はしゃ断状態になって
おり、本回路は入力信号印加端子３，４への入力に対す
るＮＯＲ論理回路として動作する。一方、電源電圧をト
ランジスタＱ５の閾値電圧より高くすると、トランジス
タＱ５が導通状態になる。ここでトランジスタＱ５の導
通抵抗をＰチャンネル型電界効果トランジスタＱ１，Ｑ
２に比べ充分小さい値に設定しておけば、入力信号印加
端子３，４の入力信号にかかわらず出力端子５の出力論
理状態を低レベルにすることが可能である。つまり、本
論理回路は、従来の論理回路にトランジスタＱ５を付加
するだけで通常の動作電源電圧ではＮＯＲ論理回路とし
て動作し、トランジスタＱ５の閾値電圧より高い電源電
圧では常に低レベルを出力する論理回路として動作す
る。
実施例は、入力信号印加端子３，４への入力に対するＮ
ＯＲ論理を出力端子５に出力するＣＭＯＳ論理回路に、
ゲートが電源１に接続され、ソースが電源２に接続さ
れ、ドレインが出力端子５に接続されたＮチャンネル型
電界効果トランジスタＱ５が付加された論理回路であ
る。ここで、トランジスタＱ５の閾値電圧は、通常の動
作電源電圧より高い値に設定されている。このため通常
の電源電圧ではトランジスタＱ５はしゃ断状態になって
おり、本回路は入力信号印加端子３，４への入力に対す
るＮＯＲ論理回路として動作する。一方、電源電圧をト
ランジスタＱ５の閾値電圧より高くすると、トランジス
タＱ５が導通状態になる。ここでトランジスタＱ５の導
通抵抗をＰチャンネル型電界効果トランジスタＱ１，Ｑ
２に比べ充分小さい値に設定しておけば、入力信号印加
端子３，４の入力信号にかかわらず出力端子５の出力論
理状態を低レベルにすることが可能である。つまり、本
論理回路は、従来の論理回路にトランジスタＱ５を付加
するだけで通常の動作電源電圧ではＮＯＲ論理回路とし
て動作し、トランジスタＱ５の閾値電圧より高い電源電
圧では常に低レベルを出力する論理回路として動作す
る。
第２図は本発明の第２の実施例を示す回路図であり、入
力信号印加端子３，４への入力に対するＮＡＮＤ論理を
出力端子５に出力するＣＭＯＳ論理回路に、ゲートが電
源２に接続され、ソースが電源１に接続され、ドレイン
が出力端子５に接続されたＰチャンネル型電界効果トラ
ンジスタＱ６が付加された論理回路である。ここでトラ
ンジスタＱ６の閾値電圧は通常の動作電源電圧より高い
値に設定されており、導通抵抗は充分小さい値に設定さ
れている。このため、本論理回路は通常の動作電源電圧
ではトランジスタＱ６がしゃ断状態であり、ＮＡＮＤ論
理回路として動作し、トランジスタＱ６の閾値電圧より
高い電源電圧ではトランジスタＱ６が導通状態になり、
常に高レベルを出力する論理回路として動作する。
力信号印加端子３，４への入力に対するＮＡＮＤ論理を
出力端子５に出力するＣＭＯＳ論理回路に、ゲートが電
源２に接続され、ソースが電源１に接続され、ドレイン
が出力端子５に接続されたＰチャンネル型電界効果トラ
ンジスタＱ６が付加された論理回路である。ここでトラ
ンジスタＱ６の閾値電圧は通常の動作電源電圧より高い
値に設定されており、導通抵抗は充分小さい値に設定さ
れている。このため、本論理回路は通常の動作電源電圧
ではトランジスタＱ６がしゃ断状態であり、ＮＡＮＤ論
理回路として動作し、トランジスタＱ６の閾値電圧より
高い電源電圧ではトランジスタＱ６が導通状態になり、
常に高レベルを出力する論理回路として動作する。
以上説明したように本発明は、通常動作電源電圧より高
い閾値電圧を有する電界効果トランジスタのゲート、ソ
ースを電源端子間に接続し、ドレインを論理回路の出力
に接続することにより最小の素子数で、しかも余分の入
力端子を必要とすることなく、論理回路の出力状態を制
御することが出来る効果がある。
い閾値電圧を有する電界効果トランジスタのゲート、ソ
ースを電源端子間に接続し、ドレインを論理回路の出力
に接続することにより最小の素子数で、しかも余分の入
力端子を必要とすることなく、論理回路の出力状態を制
御することが出来る効果がある。
特に、例えば第２の実施例の回路の出力をフリップフロ
ップ回路のリセット端子に接続した場合、電源電圧をト
ランジスタＱ６の閾値電圧より高くすることで入力信号
に関係なくフリップフロップをリセット状態にすること
ができる。フリップフロップを多く含むＬＳＩの試験は
一般に複雑で、最初にフリップフロップの状態を定めて
やる必要があるが本発明の論理回路を適用すれば、電源
電圧を高くするだけで全てのフリップフロップをリセッ
トすることができ、リセット後は通常の動作電源電圧に
もどすことにより、全て通常の論理回路として動作させ
ることができる。このように、本発明の論理回路はフリ
ップフロップのリセット回路として非常に有効であり、
また、リセット信号のための入力端子を不用とすること
ができる効果がある。
ップ回路のリセット端子に接続した場合、電源電圧をト
ランジスタＱ６の閾値電圧より高くすることで入力信号
に関係なくフリップフロップをリセット状態にすること
ができる。フリップフロップを多く含むＬＳＩの試験は
一般に複雑で、最初にフリップフロップの状態を定めて
やる必要があるが本発明の論理回路を適用すれば、電源
電圧を高くするだけで全てのフリップフロップをリセッ
トすることができ、リセット後は通常の動作電源電圧に
もどすことにより、全て通常の論理回路として動作させ
ることができる。このように、本発明の論理回路はフリ
ップフロップのリセット回路として非常に有効であり、
また、リセット信号のための入力端子を不用とすること
ができる効果がある。
第１図は、本発明の第１の実施例を示す回路図、第２図
は本発明の第２の実施例を示す回路図である。 １，２……電源、３，４……入力信号印加端子、５……
出力端子、Ｑ１，Ｑ２，Ｑ６……Ｐチャンネル型電界効
果トランジスタ、Ｑ３，Ｑ４，Ｑ５……Ｎチャンネル型
電界効果トランジスタ。
は本発明の第２の実施例を示す回路図である。 １，２……電源、３，４……入力信号印加端子、５……
出力端子、Ｑ１，Ｑ２，Ｑ６……Ｐチャンネル型電界効
果トランジスタ、Ｑ３，Ｑ４，Ｑ５……Ｎチャンネル型
電界効果トランジスタ。
Claims (1)
- 【請求項１】Ｐチャネル型とＮチャネル型電界効果トラ
ンジスタのいずれか一方または双方により構成されて入
力信号に対する論理処理を実行するとともに第一及び第
二の電源端子間に構成されたＭＯＳ論理回路と、ゲート
が前記第一の電源端子に接続され、ソースが前記第二の
電源端子に接続され、ドレインが前記ＭＯＳ論理回路の
出力に接続された電位固定用電界効果トランジスタとを
備え、前記電位固定用電界効果トランジスタのしきい値
電圧は前記ＭＯＳ論理回路の出力状態が入力信号によっ
て定まる動作期間の前記第一及び第二の電源端子間の動
作電源電圧より高く設定されていて、前記電位固定用電
界効果トランジスタは前記第一及び第二の電源端子間に
前記動作電源電圧よりも大きな電圧が印加されることに
より導通状態となることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238760A JPH0650814B2 (ja) | 1985-10-24 | 1985-10-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238760A JPH0650814B2 (ja) | 1985-10-24 | 1985-10-24 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298826A JPS6298826A (ja) | 1987-05-08 |
| JPH0650814B2 true JPH0650814B2 (ja) | 1994-06-29 |
Family
ID=17034855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238760A Expired - Lifetime JPH0650814B2 (ja) | 1985-10-24 | 1985-10-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650814B2 (ja) |
-
1985
- 1985-10-24 JP JP60238760A patent/JPH0650814B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298826A (ja) | 1987-05-08 |
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