JPS60233931A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS60233931A JPS60233931A JP59090482A JP9048284A JPS60233931A JP S60233931 A JPS60233931 A JP S60233931A JP 59090482 A JP59090482 A JP 59090482A JP 9048284 A JP9048284 A JP 9048284A JP S60233931 A JPS60233931 A JP S60233931A
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- JP
- Japan
- Prior art keywords
- transistor
- channel enhancement
- signal voltage
- mos
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＣＭＯ８入力回路に係るもので、特にその
インバータ回路に関する。
インバータ回路に関する。
従来、インバータ回路は、例えば第１図あるい拡第２図
に示すように構成されている。第１図は、ＮチャネルＥ
／Ｄ形のインバータ回路で、この回路については”ＩＥ
ＥＥ ＰＲ′ＥＳ８ Ａｎａｌｏｇ ＭＯ８Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ 、１９８０．Ｅｄｉｔ
ｅｄ ｂｙ Ｐａｕｌ Ｒ。
に示すように構成されている。第１図は、ＮチャネルＥ
／Ｄ形のインバータ回路で、この回路については”ＩＥ
ＥＥ ＰＲ′ＥＳ８ Ａｎａｌｏｇ ＭＯ８Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ 、１９８０．Ｅｄｉｔ
ｅｄ ｂｙ Ｐａｕｌ Ｒ。
Ｇｒａｙ、Ｄａｖｌｄ Ａ、Ｈｏｄｇｓｓ、Ｒｏｂｅｒ
ｔ Ｗ、Ｂｒｏｄａｒｓｅｎ”に記載されている。第１
図において、ＱｌはＮチャネルエンハンスメント形の駆
動ＭＯ８）ラン−）スタで、このＭＯＳ ）ランジスタ
Ｑ１の一端は接地され、他端にはＮチャネルディグレッ
ション形の負荷ＭＯ８）ランジスタＱ２を介して、電源
電圧ｖＤＤが印加される電源端子１１が接続される。上
記ＭＯ８）ランジスタＱノのダートには、入力信号電圧
ｖ１Ｎが印加される入力端子１２が接続される。また、
上記ＭＯ８）ランジスンＱ２のダートには、ＭＯＳ ）
ランジスタＱ１とＱ２との接続点が接続され、この接続
点から出力信号電圧Ｖ。Ｕアを得るようになっている。
ｔ Ｗ、Ｂｒｏｄａｒｓｅｎ”に記載されている。第１
図において、ＱｌはＮチャネルエンハンスメント形の駆
動ＭＯ８）ラン−）スタで、このＭＯＳ ）ランジスタ
Ｑ１の一端は接地され、他端にはＮチャネルディグレッ
ション形の負荷ＭＯ８）ランジスタＱ２を介して、電源
電圧ｖＤＤが印加される電源端子１１が接続される。上
記ＭＯ８）ランジスタＱノのダートには、入力信号電圧
ｖ１Ｎが印加される入力端子１２が接続される。また、
上記ＭＯ８）ランジスンＱ２のダートには、ＭＯＳ ）
ランジスタＱ１とＱ２との接続点が接続され、この接続
点から出力信号電圧Ｖ。Ｕアを得るようになっている。
上記のような構成において、入力信号電圧ｖ４がロー（
Ｌ″）レベルの場合は、ＭＯＳ ）ランジスタＱノはオ
フ状態となるので出力信号電圧ｖｏＵＴはハイ（′Ｈ”
）レベルとなる。一方、入力信号電圧ｖ１Ｎが°゛Ｈ″
Ｈ″レベルは、ＭＯＳトランジスタＱノはオン状態とな
り、出力信号電圧ｖＯ１３Ｔ唸°′Ｌ＃レベルとなる。
Ｌ″）レベルの場合は、ＭＯＳ ）ランジスタＱノはオ
フ状態となるので出力信号電圧ｖｏＵＴはハイ（′Ｈ”
）レベルとなる。一方、入力信号電圧ｖ１Ｎが°゛Ｈ″
Ｈ″レベルは、ＭＯＳトランジスタＱノはオン状態とな
り、出力信号電圧ｖＯ１３Ｔ唸°′Ｌ＃レベルとなる。
なお、ＭＯＳ ）ジンジスタＱ２は常にオン状態にあり
、定電流源として働く。従って、電源電圧ｖＤＤが変動
しても常に一定の電流が供給され、回路しきい値が変化
しにくい利点がある。しかし、入力信号電圧■１ＮのＩ
ＩＨ″″レベルによってＭＯＳ ）ランジスタＱノがオ
ン状態となると、電源端子１ノからＭＯＳ ）ランジス
タＱ２およびＱｌを介して接地点へ向かう電流路が形成
され、直流貫通電流が流れるため消費電力が増大する欠
点がある。
、定電流源として働く。従って、電源電圧ｖＤＤが変動
しても常に一定の電流が供給され、回路しきい値が変化
しにくい利点がある。しかし、入力信号電圧■１ＮのＩ
ＩＨ″″レベルによってＭＯＳ ）ランジスタＱノがオ
ン状態となると、電源端子１ノからＭＯＳ ）ランジス
タＱ２およびＱｌを介して接地点へ向かう電流路が形成
され、直流貫通電流が流れるため消費電力が増大する欠
点がある。
第２図は、ＣＭＯＳインバータ回路を示しており、この
回路については［テキサス・インスッルメンツ社、 ”
ＭＯＳ／ＬＳＩ設計と応用”Ｐ６７・著者ウィリアムＮ
、カー、ジャックＰ、マイズ」に記載されている。第２
図において、Ｑ３ｄＰチャネルエンハンスメント形のＭ
ＯＳトランジスタ、ＱｌはＮチャネルエンハンスメント
形のＭＯＳ トランジスタで、これらＭＯＳ ）ランジ
スタＱ３．Ｑ４は、電源端子１３と接地点間に直列接続
される。
回路については［テキサス・インスッルメンツ社、 ”
ＭＯＳ／ＬＳＩ設計と応用”Ｐ６７・著者ウィリアムＮ
、カー、ジャックＰ、マイズ」に記載されている。第２
図において、Ｑ３ｄＰチャネルエンハンスメント形のＭ
ＯＳトランジスタ、ＱｌはＮチャネルエンハンスメント
形のＭＯＳ トランジスタで、これらＭＯＳ ）ランジ
スタＱ３．Ｑ４は、電源端子１３と接地点間に直列接続
される。
上記ＭＯ８）ランジスタＱ３．Ｑ４のダートには、入力
信号電圧ｖ１Ｎが印加される入力端子１４が接続され、
ＭＯＳトランジスタＱ３とＱｌとの接続点から出力信号
電圧Ｖ。Ｕ、を得るようにしている。
信号電圧ｖ１Ｎが印加される入力端子１４が接続され、
ＭＯＳトランジスタＱ３とＱｌとの接続点から出力信号
電圧Ｖ。Ｕ、を得るようにしている。
上記のような構成において、入力信号電圧ｖｆＮがＣ”
レベルの場合は、ＭＯＳトランジスタＱ３がオン状態、
Ｑｌがオフ状態となシ、出力信号電圧Ｖ。Ｕ、は″Ｈ″
レベルとなる。一方、入力信号電圧■１ＮがＨ”レベル
の場合は、ＭＯＳトランジスタＱ３はオフ状態、Ｑｌが
オン状態となシ、出力信号電圧Ｖ。ＵＴは″′Ｌ″レベ
ルとなる。このようにＣＭＯＳインバータ回路において
は、ＭＯＳトランジスタＱ３するいはＱｌのうちの一方
がオン状態となった時、他方はオフ状態となるので、定
常状態では電源から接地点に向かって貫通電流はほとん
ど流れない。従って、低消費電力化が可能である。しか
し、電源電圧ｖＤＤが変動すると回路しきい値が変化し
てしまう欠点がある。
レベルの場合は、ＭＯＳトランジスタＱ３がオン状態、
Ｑｌがオフ状態となシ、出力信号電圧Ｖ。Ｕ、は″Ｈ″
レベルとなる。一方、入力信号電圧■１ＮがＨ”レベル
の場合は、ＭＯＳトランジスタＱ３はオフ状態、Ｑｌが
オン状態となシ、出力信号電圧Ｖ。ＵＴは″′Ｌ″レベ
ルとなる。このようにＣＭＯＳインバータ回路において
は、ＭＯＳトランジスタＱ３するいはＱｌのうちの一方
がオン状態となった時、他方はオフ状態となるので、定
常状態では電源から接地点に向かって貫通電流はほとん
ど流れない。従って、低消費電力化が可能である。しか
し、電源電圧ｖＤＤが変動すると回路しきい値が変化し
てしまう欠点がある。
、この発明は上記のような事情に鑑みてなされたもので
、その目的とするところは、低消費電力で、且つ電源電
圧が変動しても回路しきい値が変化しにくい゛、すぐれ
たインバータ回路を提供することである。
、その目的とするところは、低消費電力で、且つ電源電
圧が変動しても回路しきい値が変化しにくい゛、すぐれ
たインバータ回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、ＣＭＯＳインバータ回路の負荷側に、定電流源
として働くＰチャネルエンハンスメント形のＭＯＢ ）
ランジスタを挿接することによシ、ＮチャネルＥ／Ｄイ
ンバータ回路の長所である回路しきい値の安定性とＣＭ
ＯＳインバータ回路の長所である低消費電力性を備える
ようにしたものである。
ために、ＣＭＯＳインバータ回路の負荷側に、定電流源
として働くＰチャネルエンハンスメント形のＭＯＢ ）
ランジスタを挿接することによシ、ＮチャネルＥ／Ｄイ
ンバータ回路の長所である回路しきい値の安定性とＣＭ
ＯＳインバータ回路の長所である低消費電力性を備える
ようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図において、Ｑ５はＰチャネルエンハンスメ
ント形のＭＯＳトランジスタ、Ｑ６はＮチャネルディグ
レッション形のＭＯＳ ）ランジスタ、Ｑ７ｉＮチャネ
ルエンハンスメント形のＭＯＳ ）ランジスタで、これ
らＭＯＳ トランジスタＱ５ 、Ｑ６およびＱｌは、電
源電圧ｖＤＤが印加される電源端子１５と接地点間に直
列接続される。上記ＭＯ８）ランジスタＱ５．Ｑ７のダ
ートには入力信号電圧ｖ４が印加される入力端子１６が
接続される。また、上記ＭＯ８）ランジスタＱ６のダー
トには、ＭＯＳトランジスタＱ６とＱｌとの接続点が接
続され、このＭＯＳトランジスタＱ６とＱｌとの接続点
から出力信号電圧ｖｏｕＴを得るようにして成る。
する。第３図において、Ｑ５はＰチャネルエンハンスメ
ント形のＭＯＳトランジスタ、Ｑ６はＮチャネルディグ
レッション形のＭＯＳ ）ランジスタ、Ｑ７ｉＮチャネ
ルエンハンスメント形のＭＯＳ ）ランジスタで、これ
らＭＯＳ トランジスタＱ５ 、Ｑ６およびＱｌは、電
源電圧ｖＤＤが印加される電源端子１５と接地点間に直
列接続される。上記ＭＯ８）ランジスタＱ５．Ｑ７のダ
ートには入力信号電圧ｖ４が印加される入力端子１６が
接続される。また、上記ＭＯ８）ランジスタＱ６のダー
トには、ＭＯＳトランジスタＱ６とＱｌとの接続点が接
続され、このＭＯＳトランジスタＱ６とＱｌとの接続点
から出力信号電圧ｖｏｕＴを得るようにして成る。
次に、上記のような構成において、入力信号電圧ｖ１Ｎ
をｖｓ８レベルからｖＤＤレベルの間で変化させた場合
の動作について説明する。なお、Ｎチャネル形ＭＯ８）
ランジスタのしきい値電圧をｖｔｈＮ１Ｐチャネル形Ｍ
Ｏ８）ランジスタのしきい値電圧を■ｔｈ”出力信号電
圧Ｖ。ＵＴが反転する時の入力信号電圧■１Ｎのレベル
をｖｔｈｃ４、およびＭＯＳ ）ランジスタＱ５とＱ６
との接続点Ａの電位が反転する時の入力信号電圧ｖＩＮ
のレベルをＶ とする。また、各ＭＯ８）ランジスタｈ
ｃ２ Ｑ−５，Ｑ６およびＱ７のチャネル幅Ｗとチャネル長り
との比Ｗ／Ｌは、Ｎチャネルディゾレッション形ＭＯ８
）ランジスタＱ６よυ、Ｐチャネルエンハンスメント形
ＭＯ８）ランジスタＱ５、およびＮチャネルエンハンス
メント形ＭＯＳトランジスタＱ７を充分大きく設定して
いる。
をｖｓ８レベルからｖＤＤレベルの間で変化させた場合
の動作について説明する。なお、Ｎチャネル形ＭＯ８）
ランジスタのしきい値電圧をｖｔｈＮ１Ｐチャネル形Ｍ
Ｏ８）ランジスタのしきい値電圧を■ｔｈ”出力信号電
圧Ｖ。ＵＴが反転する時の入力信号電圧■１Ｎのレベル
をｖｔｈｃ４、およびＭＯＳ ）ランジスタＱ５とＱ６
との接続点Ａの電位が反転する時の入力信号電圧ｖＩＮ
のレベルをＶ とする。また、各ＭＯ８）ランジスタｈ
ｃ２ Ｑ−５，Ｑ６およびＱ７のチャネル幅Ｗとチャネル長り
との比Ｗ／Ｌは、Ｎチャネルディゾレッション形ＭＯ８
）ランジスタＱ６よυ、Ｐチャネルエンハンスメント形
ＭＯ８）ランジスタＱ５、およびＮチャネルエンハンス
メント形ＭＯＳトランジスタＱ７を充分大きく設定して
いる。
（１）「ｖｌＮ＜ｖｔｈＮ」では、ＭＯＳ ）ランジス
タＱ７はオフ状態、ＭＯＳトランノスタＱ５１ Ｑ６は
オン状態となるので、接続点Ａの電位ｖＡおよび出力信
号電圧Ｖ。ｖＴはｖＤｌ）レベルトナル。
タＱ７はオフ状態、ＭＯＳトランノスタＱ５１ Ｑ６は
オン状態となるので、接続点Ａの電位ｖＡおよび出力信
号電圧Ｖ。ｖＴはｖＤｌ）レベルトナル。
（２＞ ｒＶ、ｈＮ≦ｖ１Ｎ≦ｖｔｈｃ１」テは、Ｎｆ
ヤネルｒイプレッション形のＭＯＳ ）ランゾスタＱ６
のＷ／Ｌが小さく設定されており比較的大きなオン抵抗
を持っているが、このＭＯＳ ）ランジスタＱ６のオン
抵抗が低くなシ始める。この時、Ｐチャネル形ＭＯ８）
ランノスタＱ５のオン抵抗が上昇するが、ＭＯＳトラン
ジスタＱ６に比べて充分低い。従って、出力信号電圧■
。ＵＴは徐々に低下し始める。また、ＭＯＳトランジス
タＱ５のオン抵抗が充分低いと仮定すると、「ｖ１Ｎ＝
Ｖｔｈｃ１」の点でＭＯＳ ）ランジスタＱ６とＱ７と
のオン抵抗が等しくなシ、出力信号電圧Ｖ。ＩＪＴはｖ
ＤＤレベルとｖ８ｓレベルとの中間電位となる。しかし
、ＭＯＳトランジスタＱ５のオン抵抗は充分低いので、
接続点Ａの電位■□はｖＤＤレベルのままである。
ヤネルｒイプレッション形のＭＯＳ ）ランゾスタＱ６
のＷ／Ｌが小さく設定されており比較的大きなオン抵抗
を持っているが、このＭＯＳ ）ランジスタＱ６のオン
抵抗が低くなシ始める。この時、Ｐチャネル形ＭＯ８）
ランノスタＱ５のオン抵抗が上昇するが、ＭＯＳトラン
ジスタＱ６に比べて充分低い。従って、出力信号電圧■
。ＵＴは徐々に低下し始める。また、ＭＯＳトランジス
タＱ５のオン抵抗が充分低いと仮定すると、「ｖ１Ｎ＝
Ｖｔｈｃ１」の点でＭＯＳ ）ランジスタＱ６とＱ７と
のオン抵抗が等しくなシ、出力信号電圧Ｖ。ＩＪＴはｖ
ＤＤレベルとｖ８ｓレベルとの中間電位となる。しかし
、ＭＯＳトランジスタＱ５のオン抵抗は充分低いので、
接続点Ａの電位■□はｖＤＤレベルのままである。
これによって貫通電流が次第に増加する。
（３）「ｖｔｈｏｌ〈ｖ１Ｎ≦ｖ、ｈｅ２」テハ、ＭＯ
Ｓ ） ラ：／ジスタＱ７が完全にオン状態となシ、そ
のオン抵抗がＭＯＳ ）ランジスタＱ６に比べて低くな
るため、出力信号電圧■。ｔ７Ｔは■ａｌｌレベルとな
る。
Ｓ ） ラ：／ジスタＱ７が完全にオン状態となシ、そ
のオン抵抗がＭＯＳ ）ランジスタＱ６に比べて低くな
るため、出力信号電圧■。ｔ７Ｔは■ａｌｌレベルとな
る。
この時、ＭＯＳ ）ランジスタＱ５のオン・抵抗が次第
に高くなシ、接続点Ａの電位ｖＡが低下し始める。「ｖ
Ｉ８＝ｖｔｈｃ２」ノ点テｉｄ、ＭＯＳトランジスタＱ
５のオン抵抗とＱ６のオン抵抗とが等しくなシ１電位Ｖ
ＡはｖＤＤし′ζルとｖ８８レベルとの中間電位となる
。従って、貫通電流が流れる。
に高くなシ、接続点Ａの電位ｖＡが低下し始める。「ｖ
Ｉ８＝ｖｔｈｃ２」ノ点テｉｄ、ＭＯＳトランジスタＱ
５のオン抵抗とＱ６のオン抵抗とが等しくなシ１電位Ｖ
ＡはｖＤＤし′ζルとｖ８８レベルとの中間電位となる
。従って、貫通電流が流れる。
（４）「■ｔｈｏ２〈ｖ１Ｎ≦ｖＤｏ ｌｖ、ｈｐｌ」
テハ、ＭＯＳトランジスタＱ５のオン抵抗がＭＯＳ ）
ランジスタＱ６のオン抵抗に比べて次第に高く々シ、接
続点Ａの電位ＶＡはｖｓ８レベルとなる。従って、貫通
電流は減少する。
テハ、ＭＯＳトランジスタＱ５のオン抵抗がＭＯＳ ）
ランジスタＱ６のオン抵抗に比べて次第に高く々シ、接
続点Ａの電位ＶＡはｖｓ８レベルとなる。従って、貫通
電流は減少する。
（５） ｒＶＤＤ−ＩＶｔｈＰＩ＜ＶｌＮＪでは、ＭＯ
Ｓ ）ランジスタＱ５はオフ状態、ＭＯＳトランジスタ
Ｑ６゜Ｑ７はオン状態となり、接続点Ａの電位■□およ
び出力信号電圧Ｖ。ＩＪＴはそれぞれｖ、ｓレベルとな
る。従って、貫通電流は流れない。
Ｓ ）ランジスタＱ５はオフ状態、ＭＯＳトランジスタ
Ｑ６゜Ｑ７はオン状態となり、接続点Ａの電位■□およ
び出力信号電圧Ｖ。ＩＪＴはそれぞれｖ、ｓレベルとな
る。従って、貫通電流は流れない。
このような構成によれば、上述したように入力信号電圧
ｖＩＮが“Ｈｎレベル（ＶＤＤ）あるいは”Ｌ”レベル
（ｖｓｓ）であれば貫通電流は流れず、負通電流が流れ
るのは、入力信号電圧■、Ｎが９゛Ｈ＃レベルカラ”Ｌ
”レベルへ、ｈ ルイｕ ”Ｌ” レベルから″Ｈ’レ
ベルへ変化する過渡状態だけである。従って、ＣＭＯＳ
インバータ回路と同様に低消費電力である。
ｖＩＮが“Ｈｎレベル（ＶＤＤ）あるいは”Ｌ”レベル
（ｖｓｓ）であれば貫通電流は流れず、負通電流が流れ
るのは、入力信号電圧■、Ｎが９゛Ｈ＃レベルカラ”Ｌ
”レベルへ、ｈ ルイｕ ”Ｌ” レベルから″Ｈ’レ
ベルへ変化する過渡状態だけである。従って、ＣＭＯＳ
インバータ回路と同様に低消費電力である。
また、出力信号電圧Ｖ。ＬＩＴのレベルがＭ転する条件
は、前述した動作説明における（２）に示したように、
ＭＯＳトランジスタＱ５のオン抵抗とＭＯＳ ）ランク
スタＱ６のオン抵抗とによって決定される。これは、前
記第１図に示したＮチャネルＥ／Ｄインバータ回路と全
く同じ動作である。
は、前述した動作説明における（２）に示したように、
ＭＯＳトランジスタＱ５のオン抵抗とＭＯＳ ）ランク
スタＱ６のオン抵抗とによって決定される。これは、前
記第１図に示したＮチャネルＥ／Ｄインバータ回路と全
く同じ動作である。
この場合、ＭＯＳトランジスタＱ６は飽和領域で動作し
ているため、定電流源として働く。従って、電源電圧Ｖ
ＤＤが変動してＭＯＳ ）ランジスタＱ６のドレイン・
ソース間電圧ｖＤｓが変化してもその電流はほとんど変
化しない。また、ＭＯ８トランジスタＱ７は、［ｖＩＮ
”ｖＧＩＩＪ（ＶＯ２’ダート・ソース間電圧）となる
ので、そのオン抵抗は電源電圧ｖＤＤに依存しない。よ
って回路しきい値ｖｔｈｃ１は電源電圧”ＤＤの変動の
影響を受けない。
ているため、定電流源として働く。従って、電源電圧Ｖ
ＤＤが変動してＭＯＳ ）ランジスタＱ６のドレイン・
ソース間電圧ｖＤｓが変化してもその電流はほとんど変
化しない。また、ＭＯ８トランジスタＱ７は、［ｖＩＮ
”ｖＧＩＩＪ（ＶＯ２’ダート・ソース間電圧）となる
ので、そのオン抵抗は電源電圧ｖＤＤに依存しない。よ
って回路しきい値ｖｔｈｃ１は電源電圧”ＤＤの変動の
影響を受けない。
第４図は、この発明の他の実施例を示すもので、上記実
施例においてはＮチャネルディグレッション形のＭＯＳ
）ランジスタＱ６を、Ｐチャネルエンハンスメント形
ノＭＯＳトラン・ソスタＱ５とＮチャネルエンハンスメ
ント形のＭＯＳ ）ランジスタＱ７との間に設けたのに
対し、ＭＯＳトランジスタＱ６を電源端子１５とＭＯＳ
トランジスタＱ５のソースとの間に挿接し、ＭＯＳト
ランジスタＱ５とＱ７との接続点から出力信号電圧ｖｏ
ｕＴを得るようにしている。図において、前記第３図と
同一構成部には同じ符号を付してその詳細な説明は省略
する。
施例においてはＮチャネルディグレッション形のＭＯＳ
）ランジスタＱ６を、Ｐチャネルエンハンスメント形
ノＭＯＳトラン・ソスタＱ５とＮチャネルエンハンスメ
ント形のＭＯＳ ）ランジスタＱ７との間に設けたのに
対し、ＭＯＳトランジスタＱ６を電源端子１５とＭＯＳ
トランジスタＱ５のソースとの間に挿接し、ＭＯＳト
ランジスタＱ５とＱ７との接続点から出力信号電圧ｖｏ
ｕＴを得るようにしている。図において、前記第３図と
同一構成部には同じ符号を付してその詳細な説明は省略
する。
上記のような構成では、単にＭＯＳ ）ラン・ジスタＱ
５とＱ６との位置が入れ換わっただけであシ、その基本
的な動作は前記第３図と同じである。従って、前記第３
図の回路と同様な効果が得られる。
５とＱ６との位置が入れ換わっただけであシ、その基本
的な動作は前記第３図と同じである。従って、前記第３
図の回路と同様な効果が得られる。
以上説明したようにこの発明によれば、低消費電力で、
且つ電源電圧が変動しても回路しきい値が変化しにくい
、すぐれたインバータ回路が得られる。
且つ電源電圧が変動しても回路しきい値が変化しにくい
、すぐれたインバータ回路が得られる。
第１図および第２図はそれぞれ従来のインバータ回路を
示す図、第３図はこの発明の一実施例に係るインバータ
回路を示す図、第４図はこの発明の他の実施例を示す回
路図である゛。 １５・・・電源端子、１６・−・入力端子、Ｑ５・・・
Ｐチャネルエンハンスメント形ＭＯ８）ランジスタ、Ｑ
６・・・Ｎチャネルディグレッション形ＭＯ８）ランジ
スタ、Ｑ７・・・Ｎチャネルエンハンスメント形ＭＯ８
）ランジスタ、ｖＤＤ・・・電源、ｖｌＮ・・・入力信
号電圧、ｖｏＵＴ・・・出力信号電圧。 出願人代理人 弁理士 鈴 江 武 音部１− 第２＠
示す図、第３図はこの発明の一実施例に係るインバータ
回路を示す図、第４図はこの発明の他の実施例を示す回
路図である゛。 １５・・・電源端子、１６・−・入力端子、Ｑ５・・・
Ｐチャネルエンハンスメント形ＭＯ８）ランジスタ、Ｑ
６・・・Ｎチャネルディグレッション形ＭＯ８）ランジ
スタ、Ｑ７・・・Ｎチャネルエンハンスメント形ＭＯ８
）ランジスタ、ｖＤＤ・・・電源、ｖｌＮ・・・入力信
号電圧、ｖｏＵＴ・・・出力信号電圧。 出願人代理人 弁理士 鈴 江 武 音部１− 第２＠
Claims (1)
- ダートに入力端子が接続されるＰチャネルエンハンスメ
ント形ＭＯ８）ランジスタ、およびこのＭＯＳ ）ラン
ジスタに直列接続されダートがソースに接続されるＮチ
ャネルディグレッション形ＭＯ８）ランジスタから成シ
、一端が第１電位供給源に接続されるＭＯＳ ）ランジ
スタ直列回路と、このＭＯＳ ）ランジスタ直列回路の
他端と第２電位供給源間に挿接され、ダートが上記入力
端子に接続されるＮチャネルエンハンスメント形ＭＯ８
）ランジスタとを具備し、上記ＭＯ８）ランジスタ直列
回路の他端と上記Ｎチャネルエンハンスメント形ＭＯ８
）ランジスタとの接続点から出力を得る如く構成したこ
とを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090482A JPS60233931A (ja) | 1984-05-07 | 1984-05-07 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090482A JPS60233931A (ja) | 1984-05-07 | 1984-05-07 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233931A true JPS60233931A (ja) | 1985-11-20 |
Family
ID=13999777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090482A Pending JPS60233931A (ja) | 1984-05-07 | 1984-05-07 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233931A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337715A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| JPS6337716A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| JPS63114409A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | フリツプフロツプ回路 |
| JPS63132527A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
| JPS6435799A (en) * | 1987-07-31 | 1989-02-06 | Toshiba Corp | Semiconductor integrated circuit |
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1984
- 1984-05-07 JP JP59090482A patent/JPS60233931A/ja active Pending
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