JPH07122094A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07122094A JPH07122094A JP5284547A JP28454793A JPH07122094A JP H07122094 A JPH07122094 A JP H07122094A JP 5284547 A JP5284547 A JP 5284547A JP 28454793 A JP28454793 A JP 28454793A JP H07122094 A JPH07122094 A JP H07122094A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flops
- clock signal
- shift register
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 フリップフロップの状態変化に伴って発生す
るノイズを低減できるようにすることを目的とする。 【構成】 複数のフリップフロップ１１１〜１１ｎを直
列に接続してシフトレジスタを構成し、上記各フリップ
フロップ１１１〜１１ｎのクロック信号入力端子間に遅
延回路１２１〜１２（ｎ−１）をそれぞれ配設するとと
もに、上記各フリップフロップ１１１〜１１ｎに供給す
るクロック信号ＳCKを、上記シフトレジスタのデータ入
力方向とは逆の方向に流すようにすることにより、上記
各フリップフロップ１１１〜１１ｎにクロック信号ＳCK
が供給されるタイミングが相互にずれるようにして、多
くのフリップフロップ１１１〜１１ｎが同時に状態を変
化させることによって大きなノイズが発生するのを防止
する。
るノイズを低減できるようにすることを目的とする。 【構成】 複数のフリップフロップ１１１〜１１ｎを直
列に接続してシフトレジスタを構成し、上記各フリップ
フロップ１１１〜１１ｎのクロック信号入力端子間に遅
延回路１２１〜１２（ｎ−１）をそれぞれ配設するとと
もに、上記各フリップフロップ１１１〜１１ｎに供給す
るクロック信号ＳCKを、上記シフトレジスタのデータ入
力方向とは逆の方向に流すようにすることにより、上記
各フリップフロップ１１１〜１１ｎにクロック信号ＳCK
が供給されるタイミングが相互にずれるようにして、多
くのフリップフロップ１１１〜１１ｎが同時に状態を変
化させることによって大きなノイズが発生するのを防止
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、クロック信号に同期して動作するシフトレジスタ
を有する半導体集積回路に関する。
特に、クロック信号に同期して動作するシフトレジスタ
を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来、クロック信号に同期して動作する
シフトレジスタを有する半導体集積回路としては、図３
に示すように、クロック信号に同期する複数のフリップ
フロップを直列に接続して、シフトレジスタを構成する
ようにしていた。図３の回路において、フリップフロッ
プ１１１〜１１ｎはそれぞれ直列に接続され、フリップ
フロップ１１１のデータ入力端子Ｄはデータ入力端子１
４に接続されている。また、上記フリップフロップ１１
１〜１１ｎのクロック入力端子は、クロック信号入力端
子１３に接続されている。
シフトレジスタを有する半導体集積回路としては、図３
に示すように、クロック信号に同期する複数のフリップ
フロップを直列に接続して、シフトレジスタを構成する
ようにしていた。図３の回路において、フリップフロッ
プ１１１〜１１ｎはそれぞれ直列に接続され、フリップ
フロップ１１１のデータ入力端子Ｄはデータ入力端子１
４に接続されている。また、上記フリップフロップ１１
１〜１１ｎのクロック入力端子は、クロック信号入力端
子１３に接続されている。
【０００３】上記のように構成されたシフトレジスタに
対し、クロック信号入力端子１３よりクロック信号ＳCK
を入力すると、フリップフロップ１１１〜１１ｎがクロ
ック信号ＳCKに同期して状態を変化させることで、デー
タ入力端子１４から供給される入力データがシフトレジ
スタに読み込まれる。
対し、クロック信号入力端子１３よりクロック信号ＳCK
を入力すると、フリップフロップ１１１〜１１ｎがクロ
ック信号ＳCKに同期して状態を変化させることで、デー
タ入力端子１４から供給される入力データがシフトレジ
スタに読み込まれる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
シフトレジスタを有する半導体集積回路では、シフトレ
ジスタにデータを入力する際に、シフトレジスタを構成
する複数のフリップフロップが、クロック信号ＳCKに同
期して同時にその状態を変化させるために、電源電圧に
対して多大のノイズが発生する可能性が存在するという
問題を有していた。
シフトレジスタを有する半導体集積回路では、シフトレ
ジスタにデータを入力する際に、シフトレジスタを構成
する複数のフリップフロップが、クロック信号ＳCKに同
期して同時にその状態を変化させるために、電源電圧に
対して多大のノイズが発生する可能性が存在するという
問題を有していた。
【０００５】本発明は上述の問題点にかんがみ、フリッ
プフロップの状態変化に伴って発生するノイズが少ない
シフトレジスタを有する半導体集積回路を提供すること
を目的とする。
プフロップの状態変化に伴って発生するノイズが少ない
シフトレジスタを有する半導体集積回路を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、複数のフリップフロッ
プを直列に接続してなるシフトレジスタを有する半導体
集積回路であって、上記各フリップフロップのクロック
信号入力端子間に遅延回路をそれぞれ配設し、上記遅延
回路を通して各フリップフロップにクロック信号を供給
するとともに、上記クロック信号を、上記シフトレジス
タのデータ入力方向とは逆の方向に流すようにしたこと
を特徴としている。
に、本発明の半導体集積回路は、複数のフリップフロッ
プを直列に接続してなるシフトレジスタを有する半導体
集積回路であって、上記各フリップフロップのクロック
信号入力端子間に遅延回路をそれぞれ配設し、上記遅延
回路を通して各フリップフロップにクロック信号を供給
するとともに、上記クロック信号を、上記シフトレジス
タのデータ入力方向とは逆の方向に流すようにしたこと
を特徴としている。
【０００７】
【作用】本発明は上記技術手段よりなるので、シフトレ
ジスタを構成する複数のフリップフロップにクロック信
号が同時に入力されることがなくなるので、各フリップ
フロップの状態が変化するタイミングが相互にずれるよ
うになり、多くのフリップフロップの状態が同時に変化
するために生じる可能性があるデータ入力時のノイズ発
生が低減される。
ジスタを構成する複数のフリップフロップにクロック信
号が同時に入力されることがなくなるので、各フリップ
フロップの状態が変化するタイミングが相互にずれるよ
うになり、多くのフリップフロップの状態が同時に変化
するために生じる可能性があるデータ入力時のノイズ発
生が低減される。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【０００９】図１は、本発明の一実施例によるデータ入
力時におけるノイズ発生を低減するシフトレジスタの回
路図である。
力時におけるノイズ発生を低減するシフトレジスタの回
路図である。
【００１０】図１に示す回路において、フリップフロッ
プ１１１〜１１ｎはそれぞれ直列に接続され、フリップ
フロップ１１１のデータ入力端子Ｄはデータ入力端子１
４に接続されシフトレジスタを構成している。また、各
フリップフロップ１１１〜１１ｎのクロック入力端子の
間には、遅延回路１２１〜１２（ｎ−１）が接続されて
いる。この遅延回路１２１〜１２（ｎ−１）は、シフト
レジスタのデータ入力方向とは逆方向に直列に接続さ
れ、遅延回路１２（ｎ−１）の入力端子は、クロック信
号入力端子１３に接続されている。
プ１１１〜１１ｎはそれぞれ直列に接続され、フリップ
フロップ１１１のデータ入力端子Ｄはデータ入力端子１
４に接続されシフトレジスタを構成している。また、各
フリップフロップ１１１〜１１ｎのクロック入力端子の
間には、遅延回路１２１〜１２（ｎ−１）が接続されて
いる。この遅延回路１２１〜１２（ｎ−１）は、シフト
レジスタのデータ入力方向とは逆方向に直列に接続さ
れ、遅延回路１２（ｎ−１）の入力端子は、クロック信
号入力端子１３に接続されている。
【００１１】図１の回路において、データ入力端子１４
よりデータを入力する場合、シフトレジスタを構成する
各フリップフロップ１１１〜１１ｎは、遅延回路１２１
〜１２（ｎ−１）によるクロック信号遅延により、タイ
ミングがずらされた形で状態を変化させる。
よりデータを入力する場合、シフトレジスタを構成する
各フリップフロップ１１１〜１１ｎは、遅延回路１２１
〜１２（ｎ−１）によるクロック信号遅延により、タイ
ミングがずらされた形で状態を変化させる。
【００１２】すなわち、クロック信号入力端子１３から
供給されるクロック信号ＳCKは、フリップフロップ１１
ｎには直接供給され、フリップフロップ１１（ｎ−１）
には遅延回路１２（ｎ−１）を介して供給され、フリッ
プフロップ１１（ｎ−２）には遅延回路１２（ｎ−１）
および１２（ｎ−２）を介して供給され、…、フリップ
フロップ１１２には遅延回路１２（ｎ−１）〜１２２を
介して供給され、フリップフロップ１１１には遅延回路
１２（ｎ−１）〜１２１を介して供給される。そのた
め、各フリップフロップ１１１〜１１ｎは、図２に示す
ように、データ入力方向とは逆方向にフリップフロップ
１１ｎ、フリップフロップ１１（ｎ−１）、…、フリッ
プフロップ１１１の順にタイミングがずらされた形で状
態を変化させる。
供給されるクロック信号ＳCKは、フリップフロップ１１
ｎには直接供給され、フリップフロップ１１（ｎ−１）
には遅延回路１２（ｎ−１）を介して供給され、フリッ
プフロップ１１（ｎ−２）には遅延回路１２（ｎ−１）
および１２（ｎ−２）を介して供給され、…、フリップ
フロップ１１２には遅延回路１２（ｎ−１）〜１２２を
介して供給され、フリップフロップ１１１には遅延回路
１２（ｎ−１）〜１２１を介して供給される。そのた
め、各フリップフロップ１１１〜１１ｎは、図２に示す
ように、データ入力方向とは逆方向にフリップフロップ
１１ｎ、フリップフロップ１１（ｎ−１）、…、フリッ
プフロップ１１１の順にタイミングがずらされた形で状
態を変化させる。
【００１３】これにより、各フリップフロップにおいて
状態反転のタイミングがずれているにもかかわらず、デ
ータを正常にシフトさせることができるとともに、ある
タイミングに多くのフリップフロップの状態変化が同時
に起こることが抑制され、回路全体としてノイズを低減
することができる。
状態反転のタイミングがずれているにもかかわらず、デ
ータを正常にシフトさせることができるとともに、ある
タイミングに多くのフリップフロップの状態変化が同時
に起こることが抑制され、回路全体としてノイズを低減
することができる。
【００１４】
【発明の効果】以上説明したように本発明によれば、シ
フトレジスタを構成するフリップフロップの状態変化の
タイミングをずらすことができるので、データ入力に伴
うノイズの発生を大幅に低減することができる。
フトレジスタを構成するフリップフロップの状態変化の
タイミングをずらすことができるので、データ入力に伴
うノイズの発生を大幅に低減することができる。
【図１】本発明の一実施例によるデータ入力時における
ノイズ発生を低減するシフトレジスタの回路図である。
ノイズ発生を低減するシフトレジスタの回路図である。
【図２】図１の回路にデータを入力する場合のフリップ
フロップの状態変化を示したタイミングチャートであ
る。
フロップの状態変化を示したタイミングチャートであ
る。
【図３】従来のシフトレジスタの回路図である。
１１１〜１１ｎ フリップフロップ １２１〜１２（ｎ−１） 遅延回路 １３ クロック信号入力端子 １４ データ入力端子
Claims (1)
- 【請求項１】 複数のフリップフロップを直列に接続し
てなるシフトレジスタを有する半導体集積回路であっ
て、 上記各フリップフロップのクロック信号入力端子間に遅
延回路をそれぞれ配設し、上記遅延回路を通して各フリ
ップフロップにクロック信号を供給するとともに、上記
クロック信号を、上記シフトレジスタのデータ入力方向
とは逆の方向に流すようにしたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284547A JPH07122094A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284547A JPH07122094A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122094A true JPH07122094A (ja) | 1995-05-12 |
Family
ID=17679868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5284547A Withdrawn JPH07122094A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122094A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002041006A (ja) * | 2000-07-18 | 2002-02-08 | Samsung Electronics Co Ltd | シフトレジスタを有する液晶表示装置の駆動回路 |
| WO2004053669A1 (ja) * | 2002-12-06 | 2004-06-24 | Thine Electronics, Inc. | 位相選択型周波数変調装置及び位相選択型周波数シンセサイザ |
| JP2007087468A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | 出力制御信号発生回路 |
-
1993
- 1993-10-19 JP JP5284547A patent/JPH07122094A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002041006A (ja) * | 2000-07-18 | 2002-02-08 | Samsung Electronics Co Ltd | シフトレジスタを有する液晶表示装置の駆動回路 |
| WO2004053669A1 (ja) * | 2002-12-06 | 2004-06-24 | Thine Electronics, Inc. | 位相選択型周波数変調装置及び位相選択型周波数シンセサイザ |
| US7043202B2 (en) | 2002-12-06 | 2006-05-09 | Thine Electronics, Inc. | Frequency modulator apparatus of phase selection type, and frequency synthesizer of phase selection type |
| KR100729582B1 (ko) * | 2002-12-06 | 2007-06-18 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 위상 선택형 주파수 변조장치 및 위상 선택형 주파수신시사이저 |
| JP2007087468A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | 出力制御信号発生回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |