JPH065100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH065100A JPH065100A JP4159604A JP15960492A JPH065100A JP H065100 A JPH065100 A JP H065100A JP 4159604 A JP4159604 A JP 4159604A JP 15960492 A JP15960492 A JP 15960492A JP H065100 A JPH065100 A JP H065100A
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Abstract
(57)【要約】
【目的】ウエハ状態のままで高精度のスピード選別を行
うことができる半導体記憶装置を提供する。 【構成】半導体記憶装置に、情報を記憶するメモリセル
アレイ１４と、外部から入力した基準クロックに基いて
所定のタイミングでデ−タ出力制御信号をオンからオフ
にする制御回路１８と、この制御回路１８から入力した
デ−タ出力制御信号がオンであるときのみメモリセルア
レイ１４から読み出した記憶情報を出力するセンス増幅
回路１５と、このセンス増幅回路１５から入力した記憶
情報をラッチする出力デ−タラッチ回路１９とを備え
る。 【効果】ラッチ回路から記憶情報が出力されたか否かに
よってスピード選別を行うことができるので、このスピ
ード選別の精度を向上させることができる。
うことができる半導体記憶装置を提供する。 【構成】半導体記憶装置に、情報を記憶するメモリセル
アレイ１４と、外部から入力した基準クロックに基いて
所定のタイミングでデ−タ出力制御信号をオンからオフ
にする制御回路１８と、この制御回路１８から入力した
デ−タ出力制御信号がオンであるときのみメモリセルア
レイ１４から読み出した記憶情報を出力するセンス増幅
回路１５と、このセンス増幅回路１５から入力した記憶
情報をラッチする出力デ−タラッチ回路１９とを備え
る。 【効果】ラッチ回路から記憶情報が出力されたか否かに
よってスピード選別を行うことができるので、このスピ
ード選別の精度を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルから記憶情
報を読み出す際の読み出し速度等が所望の仕様を満たし
ているか否かを検査するためのスピード選別回路を内蔵
する半導体記憶装置に関するものである。
報を読み出す際の読み出し速度等が所望の仕様を満たし
ているか否かを検査するためのスピード選別回路を内蔵
する半導体記憶装置に関するものである。
【０００２】
【従来の技術】通常、半導体記憶装置の製造に際して
は、その集積回路の製造工程を終了した後、ウエハ状態
のままで、動作確認テスト等の種々の特性検査が行わ
れ、これによって、良品と不良品との選別や仕様を満た
しているものと満たしていないものとの選別が行われて
いる。
は、その集積回路の製造工程を終了した後、ウエハ状態
のままで、動作確認テスト等の種々の特性検査が行わ
れ、これによって、良品と不良品との選別や仕様を満た
しているものと満たしていないものとの選別が行われて
いる。
【０００３】かかる特性検査の一つとして、「スピード
選別」と称される検査が知られている。これは、半導体
記憶装置の読み出し系のアクセス時間（すなわち半導体
記憶装置内のメモリセルから記憶情報を読み出すために
要する時間）を測定し、このアクセス時間が予め仕様と
して定められた時間内であるか否かを検査するものであ
る。
選別」と称される検査が知られている。これは、半導体
記憶装置の読み出し系のアクセス時間（すなわち半導体
記憶装置内のメモリセルから記憶情報を読み出すために
要する時間）を測定し、このアクセス時間が予め仕様と
して定められた時間内であるか否かを検査するものであ
る。
【０００４】以下、従来の半導体記憶装置の読み出し系
およびこの読み出し系で「スピード選別」を行う方法に
ついて、図９および図１０を用いて説明する。図９は、
従来の半導体記憶装置における読み出し系６０の構成を
概念的に示すブロック図である。同図において、アドレ
スバッファとしてのアドレス回路６２は、入力したアド
レス信号をアドレスデコーダ６３に対して出力する。ア
ドレスデコーダ６３は入力したアドレス信号に応じた読
出制御信号を出力し、メモリセルアレイ６４内のメモリ
セルから記憶情報を出力させる。この記憶情報は、セン
ス増幅回路６５で増幅された後、出力回路６６を介して
デ−タ出力端子６７から出力される。
およびこの読み出し系で「スピード選別」を行う方法に
ついて、図９および図１０を用いて説明する。図９は、
従来の半導体記憶装置における読み出し系６０の構成を
概念的に示すブロック図である。同図において、アドレ
スバッファとしてのアドレス回路６２は、入力したアド
レス信号をアドレスデコーダ６３に対して出力する。ア
ドレスデコーダ６３は入力したアドレス信号に応じた読
出制御信号を出力し、メモリセルアレイ６４内のメモリ
セルから記憶情報を出力させる。この記憶情報は、セン
ス増幅回路６５で増幅された後、出力回路６６を介して
デ−タ出力端子６７から出力される。
【０００５】また、図１０は、この読み出し系６０の動
作を示すタイミングチャートである。同図に示したよう
に、アドレス回路６２にアドレス信号が入力されると
（時刻ｔA ）、アドレスデコーダ６３からメモリセルア
レイ６４への制御信号の出力、センス増幅回路６５から
の記憶情報の出力、この記憶情報のデ−タ出力端子６７
からの出力（時刻ｔB ）は、それぞれ、所定時間ずつ遅
延して行われる。このときの、時刻ｔA から時刻ｔB ま
での経過時間Ｔ0 が、この読み出し系６０のアクセス時
間である。
作を示すタイミングチャートである。同図に示したよう
に、アドレス回路６２にアドレス信号が入力されると
（時刻ｔA ）、アドレスデコーダ６３からメモリセルア
レイ６４への制御信号の出力、センス増幅回路６５から
の記憶情報の出力、この記憶情報のデ−タ出力端子６７
からの出力（時刻ｔB ）は、それぞれ、所定時間ずつ遅
延して行われる。このときの、時刻ｔA から時刻ｔB ま
での経過時間Ｔ0 が、この読み出し系６０のアクセス時
間である。
【０００６】このような従来の読み出し系６０における
スピード選別は、アドレス入力端子６１およびデ−タ出
力端子６７を評価装置に接続し、この評価装置でアクセ
ス時間Ｔ0 を測定することにより行われていた。この評
価装置は、アドレス入力端子６１に対してアドレス信号
を出力すると同時にタイマをスタートさせ、デ−タ出力
端子６７から記憶情報を出力すると、このときのタイマ
の値を読み取るように構成されている。すなわち、この
装置によりアクセス時間Ｔ0 を測定し、このアクセス時
間Ｔ0 が予め仕様として定められた時間内であるか否か
によってスピード選別を行う。
スピード選別は、アドレス入力端子６１およびデ−タ出
力端子６７を評価装置に接続し、この評価装置でアクセ
ス時間Ｔ0 を測定することにより行われていた。この評
価装置は、アドレス入力端子６１に対してアドレス信号
を出力すると同時にタイマをスタートさせ、デ−タ出力
端子６７から記憶情報を出力すると、このときのタイマ
の値を読み取るように構成されている。すなわち、この
装置によりアクセス時間Ｔ0 を測定し、このアクセス時
間Ｔ0 が予め仕様として定められた時間内であるか否か
によってスピード選別を行う。
【０００７】
【発明が解決しようとする課題】このようにしてスピー
ド選別を行う場合、上述の評価装置の寄生インダクタン
スや静電容量や電気抵抗等によって、アクセス時間Ｔ0
の測定値に誤差が生じる。また、この測定誤差は、アド
レス入力端子６１やデ−タ出力端子６７のパッド部に針
を当接させる際のこの針の当て具合や、評価装置とを繋
ぐ配線の引き回し等によっても変化する。これらの要因
により、アドレス入力端子６１に供給されるテストクロ
ックの波形のなまり方や、出力の負荷条件、測定精度が
変化するからである。
ド選別を行う場合、上述の評価装置の寄生インダクタン
スや静電容量や電気抵抗等によって、アクセス時間Ｔ0
の測定値に誤差が生じる。また、この測定誤差は、アド
レス入力端子６１やデ−タ出力端子６７のパッド部に針
を当接させる際のこの針の当て具合や、評価装置とを繋
ぐ配線の引き回し等によっても変化する。これらの要因
により、アドレス入力端子６１に供給されるテストクロ
ックの波形のなまり方や、出力の負荷条件、測定精度が
変化するからである。
【０００８】このため、従来は、これらの測定誤差の要
因や評価装置の精度等を考慮して、十分にマージンをと
った状態でスピード選別を行い、さらに、ウエハのダイ
シングを行ってパッケージ化した後に、高性能の評価装
置で二回目の検査を行うこととしていた。
因や評価装置の精度等を考慮して、十分にマージンをと
った状態でスピード選別を行い、さらに、ウエハのダイ
シングを行ってパッケージ化した後に、高性能の評価装
置で二回目の検査を行うこととしていた。
【０００９】しかしながら、近年は半導体記憶装置の処
理時間が高速化しているため、仕様値としてのアクセス
時間Ｔ0 はその分だけ短時間になる傾向にある。このた
め、上述のごとき測定誤差の影響はますます大きくなっ
ており、十分な測定精度を得ることができなくなってい
る。
理時間が高速化しているため、仕様値としてのアクセス
時間Ｔ0 はその分だけ短時間になる傾向にある。このた
め、上述のごとき測定誤差の影響はますます大きくなっ
ており、十分な測定精度を得ることができなくなってい
る。
【００１０】また、近年では、かかる半導体記憶装置を
ウエハ状態のままでユーザに出荷する場合が生じてい
る。このような場合には、ウエハ状態のままで高精度の
スピード選別を行うことが望ましい。
ウエハ状態のままでユーザに出荷する場合が生じてい
る。このような場合には、ウエハ状態のままで高精度の
スピード選別を行うことが望ましい。
【００１１】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、ウエハ状態のままで高精度の
スピード選別を行うことができる半導体記憶装置を提供
することを目的とする。
みてなされたものであり、ウエハ状態のままで高精度の
スピード選別を行うことができる半導体記憶装置を提供
することを目的とする。
【００１２】
(1) 第１の発明に係わる半導体記憶装置は、情報を記憶
する記憶部と、外部から入力した基準クロックに基い
て、読み出し基準時間経過後にデ−タ出力制御信号をオ
ンからオフに切り換える制御回路と、この制御回路から
入力した前記デ−タ出力制御信号がオンであるときの
み、前記記憶部から読み出した記憶情報を出力するセン
ス増幅回路と、このセンス増幅回路から入力した前記記
憶情報をラッチするラッチ回路と、を具備する。 (2) 第２の発明に係わる半導体記憶装置は、情報を記憶
する記憶部と、この記憶部から前記記憶情報を読み出す
ための所定の読出制御信号或いはイネーブル信号の少な
くとも一方を入力し、この読出制御信号或いはイネーブ
ル信号のタイミングに基いて基準クロックを生成する基
準クロック生成回路と、入力した前記基準クロックに基
いて、読み出し基準時間経過後にデ−タ出力制御信号を
オンからオフにする制御回路と、この制御回路から入力
した前記デ−タ出力制御信号がオンであるときのみ、前
記記憶部から読み出した記憶情報を出力するセンス増幅
回路と、このセンス増幅回路から入力した前記記憶情報
をラッチするラッチ回路と、を具備する。
する記憶部と、外部から入力した基準クロックに基い
て、読み出し基準時間経過後にデ−タ出力制御信号をオ
ンからオフに切り換える制御回路と、この制御回路から
入力した前記デ−タ出力制御信号がオンであるときの
み、前記記憶部から読み出した記憶情報を出力するセン
ス増幅回路と、このセンス増幅回路から入力した前記記
憶情報をラッチするラッチ回路と、を具備する。 (2) 第２の発明に係わる半導体記憶装置は、情報を記憶
する記憶部と、この記憶部から前記記憶情報を読み出す
ための所定の読出制御信号或いはイネーブル信号の少な
くとも一方を入力し、この読出制御信号或いはイネーブ
ル信号のタイミングに基いて基準クロックを生成する基
準クロック生成回路と、入力した前記基準クロックに基
いて、読み出し基準時間経過後にデ−タ出力制御信号を
オンからオフにする制御回路と、この制御回路から入力
した前記デ−タ出力制御信号がオンであるときのみ、前
記記憶部から読み出した記憶情報を出力するセンス増幅
回路と、このセンス増幅回路から入力した前記記憶情報
をラッチするラッチ回路と、を具備する。
【００１３】
【作用】第１の発明によれば、基準クロックによって決
定される読み出し基準時間内にメモリセルの記憶情報が
読み出されたときにのみセンス増幅回路から記憶情報が
出力されるように、制御回路で制御することができる。
これにより、この記憶情報がラッチ回路から出力された
か否かによって、記憶情報の読み出しが読み出し基準時
間内になされたか否かを判断することができる。したが
って、この読み出し基準時間をアクセス時間の仕様とし
て定められた時間に対応させておけば、ラッチ回路から
記憶情報が出力されたか否かによってスピード選別を行
うことができる。
定される読み出し基準時間内にメモリセルの記憶情報が
読み出されたときにのみセンス増幅回路から記憶情報が
出力されるように、制御回路で制御することができる。
これにより、この記憶情報がラッチ回路から出力された
か否かによって、記憶情報の読み出しが読み出し基準時
間内になされたか否かを判断することができる。したが
って、この読み出し基準時間をアクセス時間の仕様とし
て定められた時間に対応させておけば、ラッチ回路から
記憶情報が出力されたか否かによってスピード選別を行
うことができる。
【００１４】さらに、第２の発明によれば、記憶情報を
読み出すための所定の読出制御信号或いはイネーブル信
号の少なくとも一方を基準クロック生成回路に入力さ
せ、これらの信号のタイミングに基いて基準クロック生
成回路内で基準クロックを生成することとしたので、評
価装置から基準クロックを入力させる必要がない。した
がって、さらに高精度のスピード選別を行うことができ
る。
読み出すための所定の読出制御信号或いはイネーブル信
号の少なくとも一方を基準クロック生成回路に入力さ
せ、これらの信号のタイミングに基いて基準クロック生
成回路内で基準クロックを生成することとしたので、評
価装置から基準クロックを入力させる必要がない。した
がって、さらに高精度のスピード選別を行うことができ
る。
【００１５】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００１６】（実施例１）まず、第１の発明の一実施例
について説明する。図１は、本実施例に係わる半導体記
憶装置における読み出し系１０の構成を概念的に示すブ
ロック図である。
について説明する。図１は、本実施例に係わる半導体記
憶装置における読み出し系１０の構成を概念的に示すブ
ロック図である。
【００１７】同図において、アドレス入力端子１１に
は、図示しない評価装置からアドレス信号が入力され
る。また、アドレス回路１２は、入力したアドレス信号
を所定のコードのアドレス信号に変換する。アドレスデ
コーダ１３は、入力したアドレス信号を、メモリセルア
レイ１４を制御するための制御信号に変換する。メモリ
セルアレイ１４には、２値情報を記憶するメモリセルが
マトリクス状に配置されており、アドレスデコーダ１３
で選択されたメモリセルについての情報の記憶或いは読
み出しを行う。
は、図示しない評価装置からアドレス信号が入力され
る。また、アドレス回路１２は、入力したアドレス信号
を所定のコードのアドレス信号に変換する。アドレスデ
コーダ１３は、入力したアドレス信号を、メモリセルア
レイ１４を制御するための制御信号に変換する。メモリ
セルアレイ１４には、２値情報を記憶するメモリセルが
マトリクス状に配置されており、アドレスデコーダ１３
で選択されたメモリセルについての情報の記憶或いは読
み出しを行う。
【００１８】センス増幅回路１５は、制御回路１８から
入力した制御信号がオン（ここでは「ハイ」の場合とす
る）のときはメモリセルアレイ１４から読み出された記
憶情報を増幅して出力するが、この制御信号がオフ（こ
こでは「ロー」の場合とする）のときは記憶情報を出力
しない。出力デ−タラッチ回路１９は、センス増幅回路
１５から入力した記憶情報をラッチして、出力回路２０
を介してデ−タ出力端子２１から出力する。
入力した制御信号がオン（ここでは「ハイ」の場合とす
る）のときはメモリセルアレイ１４から読み出された記
憶情報を増幅して出力するが、この制御信号がオフ（こ
こでは「ロー」の場合とする）のときは記憶情報を出力
しない。出力デ−タラッチ回路１９は、センス増幅回路
１５から入力した記憶情報をラッチして、出力回路２０
を介してデ−タ出力端子２１から出力する。
【００１９】入力バッファ１７は、テスト入力端子１６
から入力した基準クロックを制御回路１８に送る。制御
回路１８は、通常のセンスアンプコントロール端子２２
から入力されたセンスアンプ制御信号が読み出しモード
であるときは、この基準クロックを入力したタイミング
から所定時間だけ遅延させて、デ−タ出力制御信号をオ
ン・オフさせる。
から入力した基準クロックを制御回路１８に送る。制御
回路１８は、通常のセンスアンプコントロール端子２２
から入力されたセンスアンプ制御信号が読み出しモード
であるときは、この基準クロックを入力したタイミング
から所定時間だけ遅延させて、デ−タ出力制御信号をオ
ン・オフさせる。
【００２０】図２に、このような読み出し系１０の要部
であるセンス増幅回路１５、入力バッファ１７および制
御回路１８の具体的な電気回路構成の一例を示す。同図
において、入力バッファ１７は、２段のＮＯＴ回路３
５，３６から構成されている。また、ｐＭＯＳトランジ
スタ３７は、プルアップ用のトランジスタである。
であるセンス増幅回路１５、入力バッファ１７および制
御回路１８の具体的な電気回路構成の一例を示す。同図
において、入力バッファ１７は、２段のＮＯＴ回路３
５，３６から構成されている。また、ｐＭＯＳトランジ
スタ３７は、プルアップ用のトランジスタである。
【００２１】制御回路１８は２端子のＮＡＮＤ回路２３
と、ＮＯＴ回路２４と、ｐＭＯＳトランジスタ２５とに
よって構成されている。ＮＡＮＤ回路２３は、入力バッ
ファ１７からは基準クロックを、センスアンプコントロ
ール端子２２からはセンスアンプ制御信号を、それぞれ
入力する。ＮＯＴ回路２４は、ＮＡＮＤ回路２３からの
入力値を反転して出力する。また、ｐＭＯＳトランジス
タ２５は、ゲートにＮＯＴ回路２４の出力端子が、ソー
スに電源ＶCCが接続されている。
と、ＮＯＴ回路２４と、ｐＭＯＳトランジスタ２５とに
よって構成されている。ＮＡＮＤ回路２３は、入力バッ
ファ１７からは基準クロックを、センスアンプコントロ
ール端子２２からはセンスアンプ制御信号を、それぞれ
入力する。ＮＯＴ回路２４は、ＮＡＮＤ回路２３からの
入力値を反転して出力する。また、ｐＭＯＳトランジス
タ２５は、ゲートにＮＯＴ回路２４の出力端子が、ソー
スに電源ＶCCが接続されている。
【００２２】かかる構成によれば、基準クロックおよび
モード制御信号がともに「ハイ」のときはＮＡＮＤ回路
２３の出力は「ロー」、したがってＮＯＴ回路２４の出
力は「ハイ」となるので、センスアンプは活性化する。
逆に基準クロック或いはセンスアンプ制御信号の少なく
とも一方が「ロー」のときは、センスアンプは非活性化
される。
モード制御信号がともに「ハイ」のときはＮＡＮＤ回路
２３の出力は「ロー」、したがってＮＯＴ回路２４の出
力は「ハイ」となるので、センスアンプは活性化する。
逆に基準クロック或いはセンスアンプ制御信号の少なく
とも一方が「ロー」のときは、センスアンプは非活性化
される。
【００２３】センス増幅回路１５は、ｐＭＯＳトランジ
スタ２６，２７およびｎＭＯＳトランジスタ２８〜３２
によって構成されている。ｐＭＯＳトランジスタ２６，
２７は、それぞれ、ソースに電源ＶCCが接続され、ゲー
トにｐＭＯＳトランジスタ２５のドレイン（すなわち、
ＮD ）が接続されている。また、ｎＭＯＳトランジスタ
２８，２９は、ドレインにそれぞれｐＭＯＳトランジス
タ２６，２７のドレインが接続され、ゲートにＮＯＴ回
路２４の出力（すなわち、ＮC ）が接続されている。さ
らに、ｐＭＯＳトランジスタ２６のドレインおよびｎＭ
ＯＳトランジスタ２８のドレインには、ｐＭＯＳトラン
ジスタ２５のドレイン（すなわち、ＮD）も接続されて
いる。ｎＭＯＳトランジスタ３０，３１は、ドレインが
それぞれｎＭＯＳトランジスタ２８，２９のソースに接
続され、ソースがともにｎＭＯＳトランジスタ３２のド
レインに接続されている。また、ゲートは、それぞれ、
メモリセルアレイ１４の出力Ｄ，／Ｄに接続されてい
る。ｎＭＯＳトランジスタ３２は、ゲートが所定の電位
に保持され、ソースは接地されている。
スタ２６，２７およびｎＭＯＳトランジスタ２８〜３２
によって構成されている。ｐＭＯＳトランジスタ２６，
２７は、それぞれ、ソースに電源ＶCCが接続され、ゲー
トにｐＭＯＳトランジスタ２５のドレイン（すなわち、
ＮD ）が接続されている。また、ｎＭＯＳトランジスタ
２８，２９は、ドレインにそれぞれｐＭＯＳトランジス
タ２６，２７のドレインが接続され、ゲートにＮＯＴ回
路２４の出力（すなわち、ＮC ）が接続されている。さ
らに、ｐＭＯＳトランジスタ２６のドレインおよびｎＭ
ＯＳトランジスタ２８のドレインには、ｐＭＯＳトラン
ジスタ２５のドレイン（すなわち、ＮD）も接続されて
いる。ｎＭＯＳトランジスタ３０，３１は、ドレインが
それぞれｎＭＯＳトランジスタ２８，２９のソースに接
続され、ソースがともにｎＭＯＳトランジスタ３２のド
レインに接続されている。また、ゲートは、それぞれ、
メモリセルアレイ１４の出力Ｄ，／Ｄに接続されてい
る。ｎＭＯＳトランジスタ３２は、ゲートが所定の電位
に保持され、ソースは接地されている。
【００２４】かかる構成によれば、ＮC が「ハイ」、Ｎ
D が「ロー」のとき（すなわち、基準クロックおよびモ
ード制御信号がともに「ハイ」のとき）は、センスアン
プ増幅回路１５は活性化状態となり、メモリセルアレイ
１４の出力Ｄ，／Ｄを増幅する。一方、ＮC が「ロ
ー」、ＮD が「ハイ」のとき（すなわち、基準クロック
或いはモード制御信号の少なくとも一方が「ロー」のと
き）はｐＭＯＳトランジスタ２６，２７およびｎＭＯＳ
トランジスタ２８，２９はそれぞれオフとなり、センス
増幅回路１５は非活性化され、出力は行われない。
D が「ロー」のとき（すなわち、基準クロックおよびモ
ード制御信号がともに「ハイ」のとき）は、センスアン
プ増幅回路１５は活性化状態となり、メモリセルアレイ
１４の出力Ｄ，／Ｄを増幅する。一方、ＮC が「ロ
ー」、ＮD が「ハイ」のとき（すなわち、基準クロック
或いはモード制御信号の少なくとも一方が「ロー」のと
き）はｐＭＯＳトランジスタ２６，２７およびｎＭＯＳ
トランジスタ２８，２９はそれぞれオフとなり、センス
増幅回路１５は非活性化され、出力は行われない。
【００２５】出力デ−タラッチ回路１９は、ＮＯＴ回路
３３，３４によって構成されている。ＮＯＴ回路３３
は、上述のセンス増幅回路１５から入力した信号を反転
させて出力する。また、ＮＯＴ回路３４は、入力端子が
ＮＯＴ回路３３の出力端子に接続され、且つ、出力端子
がＮＯＴ回路３３の入力端子に接続されている。このよ
うな構成によれば、センス増幅回路１５から入力した信
号をラッチするとともに、その反転値を出力することが
できる。すなわち、出力デ−タラッチ回路１９の出力値
は、そのときのメモリセルアレイ１４の出力デ−タＤと
同値となる。
３３，３４によって構成されている。ＮＯＴ回路３３
は、上述のセンス増幅回路１５から入力した信号を反転
させて出力する。また、ＮＯＴ回路３４は、入力端子が
ＮＯＴ回路３３の出力端子に接続され、且つ、出力端子
がＮＯＴ回路３３の入力端子に接続されている。このよ
うな構成によれば、センス増幅回路１５から入力した信
号をラッチするとともに、その反転値を出力することが
できる。すなわち、出力デ−タラッチ回路１９の出力値
は、そのときのメモリセルアレイ１４の出力デ−タＤと
同値となる。
【００２６】次に、このような読み出し系１０を用いて
スピード選別を行う方法について、図３を用いて説明す
る。図３は、この読み出し系１０の動作を説明するため
のタイミングチャートである。
スピード選別を行う方法について、図３を用いて説明す
る。図３は、この読み出し系１０の動作を説明するため
のタイミングチャートである。
【００２７】メモリセルアレイ１４内の各メモリセルに
は、予め「０」または「１」の情報を記憶させておく。
本実施例では、メモリセルに予め「１」を記憶させてお
いたメモリセルを用いてスピード選別を行う場合につい
て説明する。なお、出力デ−タラッチ回路１９は予め
「０」をラッチしているものとする。
は、予め「０」または「１」の情報を記憶させておく。
本実施例では、メモリセルに予め「１」を記憶させてお
いたメモリセルを用いてスピード選別を行う場合につい
て説明する。なお、出力デ−タラッチ回路１９は予め
「０」をラッチしているものとする。
【００２８】アドレス入力端子１１からアドレス信号が
入力されると（図３（Ａ）参照）、アドレス回路１２は
このアドレス信号を取り込んで所定のコードのアドレス
信号に変換し、このアドレス信号をアドレスデコーダ１
３に対して出力する。
入力されると（図３（Ａ）参照）、アドレス回路１２は
このアドレス信号を取り込んで所定のコードのアドレス
信号に変換し、このアドレス信号をアドレスデコーダ１
３に対して出力する。
【００２９】アドレスデコーダ１３は、入力したアドレ
ス信号に応じた制御信号を出力し、メモリセルアレイ１
４内のこのアドレス信号に対応するメモリセル１４から
記憶情報を出力させる（図３（Ｂ）参照）。なお、上述
のように、この記憶情報の値は「１」である。
ス信号に応じた制御信号を出力し、メモリセルアレイ１
４内のこのアドレス信号に対応するメモリセル１４から
記憶情報を出力させる（図３（Ｂ）参照）。なお、上述
のように、この記憶情報の値は「１」である。
【００３０】この記憶情報は、センス増幅回路１５に送
られる。ここで、アドレス入力端子１１がアドレス信号
を入力してからセンス増幅回路１５が記憶情報を出力す
るまでの遅延時間は、ＴS である（図３（Ｃ）参照）。
られる。ここで、アドレス入力端子１１がアドレス信号
を入力してからセンス増幅回路１５が記憶情報を出力す
るまでの遅延時間は、ＴS である（図３（Ｃ）参照）。
【００３１】一方、評価装置（図示せず）は、テスト入
力端子１６に対して出力する基準クロックを、アドレス
信号の出力タイミングから所定時間ＴC だけ遅延させ
て、ハイからローに変化させる（図３（ａ）参照）。こ
の基準クロックは、入力バッファ１７を介して制御回路
１８に取り込まれる。
力端子１６に対して出力する基準クロックを、アドレス
信号の出力タイミングから所定時間ＴC だけ遅延させ
て、ハイからローに変化させる（図３（ａ）参照）。こ
の基準クロックは、入力バッファ１７を介して制御回路
１８に取り込まれる。
【００３２】制御回路１８は、基準クロックがローにな
ると、さらに所定時間だけ遅延させて、センス増幅回路
１５に送るデ−タ出力制御信号をハイからロー（すなわ
ちオンからオフ）に変化させる。ここで、アドレス入力
端子１１がアドレス信号を入力してからセンス増幅回路
１６が入力するデ−タ出力制御信号がオフになるまでの
遅延時間（読み出し基準時間）は、ＴC1である（図３
（ｂ）参照）。
ると、さらに所定時間だけ遅延させて、センス増幅回路
１５に送るデ−タ出力制御信号をハイからロー（すなわ
ちオンからオフ）に変化させる。ここで、アドレス入力
端子１１がアドレス信号を入力してからセンス増幅回路
１６が入力するデ−タ出力制御信号がオフになるまでの
遅延時間（読み出し基準時間）は、ＴC1である（図３
（ｂ）参照）。
【００３３】センス増幅回路１５は、上述のようにメモ
リセルアレイ１４から記憶情報を取り込むが、このとき
制御回路１８から入力した制御信号がオンであれば（す
なわちＴS ≦ＴC1のとき）、この記憶情報を出力デ−タ
ラッチ回路１９に対して出力する。そして、出力デ−タ
ラッチ回路１９から出力された記憶情報は出力回路２０
を介してデ−タ出力端子２１から出力される（図３
（Ｄ），（Ｅ）参照）。また、このとき制御信号がオフ
であれば（すなわちＴS ＞ＴC1のとき）、記憶情報を出
力しない。上述のように、この記憶情報の値は「１」で
あるので、ＴS ≦ＴC1であればセンス増幅回路１５から
は「１」が出力される。また、ＴS ＞ＴC1のときは、出
力デ−タラッチ回路１９の出力値は「０」（前の出力デ
−タ）のままとなるので、デ−タ出力端子２１の出力値
も「０」のままとなる。
リセルアレイ１４から記憶情報を取り込むが、このとき
制御回路１８から入力した制御信号がオンであれば（す
なわちＴS ≦ＴC1のとき）、この記憶情報を出力デ−タ
ラッチ回路１９に対して出力する。そして、出力デ−タ
ラッチ回路１９から出力された記憶情報は出力回路２０
を介してデ−タ出力端子２１から出力される（図３
（Ｄ），（Ｅ）参照）。また、このとき制御信号がオフ
であれば（すなわちＴS ＞ＴC1のとき）、記憶情報を出
力しない。上述のように、この記憶情報の値は「１」で
あるので、ＴS ≦ＴC1であればセンス増幅回路１５から
は「１」が出力される。また、ＴS ＞ＴC1のときは、出
力デ−タラッチ回路１９の出力値は「０」（前の出力デ
−タ）のままとなるので、デ−タ出力端子２１の出力値
も「０」のままとなる。
【００３４】ここで、ＴS ≦ＴC1のときは、アクセス時
間Ｔ0 は仕様を満たしている。すなわち、アクセス時間
Ｔ0 が仕様を満たしているときにＴS ≦ＴC1となるよう
に、上述の所定時間ＴC が予め定められている。一方、
ＴS ＞ＴC1のときは、アクセス時間Ｔ0 は仕様を満たし
ていない。
間Ｔ0 は仕様を満たしている。すなわち、アクセス時間
Ｔ0 が仕様を満たしているときにＴS ≦ＴC1となるよう
に、上述の所定時間ＴC が予め定められている。一方、
ＴS ＞ＴC1のときは、アクセス時間Ｔ0 は仕様を満たし
ていない。
【００３５】したがって、評価装置（図示せず）は、デ
−タ出力端子２１から出力された記憶情報を入力し、こ
の値が「１」であればスピード選別を「良」とし、この
記憶情報の値が「０」であればスピード選別を「不良」
とする。
−タ出力端子２１から出力された記憶情報を入力し、こ
の値が「１」であればスピード選別を「良」とし、この
記憶情報の値が「０」であればスピード選別を「不良」
とする。
【００３６】このように、本実施例の半導体記憶装置に
よれば、ラッチ回路から記憶情報が出力されたか否かに
よってスピード選別を行うことができる。すなわち、従
来のように評価装置がタイマを用いてアクセス時間を測
定する必要がない。したがって、評価装置はデ−タ出力
端子２１から出力されたデ−タの値のみを判断すればよ
く、デ−タ出力端子２１と評価装置との間の配線やパッ
ド部の針の当接具合等に起因してデ−タ転送の遅延等が
生じても測定誤差の原因とはならないので、スピード選
別をウエハ状態のままでも高精度で行うことができる。
よれば、ラッチ回路から記憶情報が出力されたか否かに
よってスピード選別を行うことができる。すなわち、従
来のように評価装置がタイマを用いてアクセス時間を測
定する必要がない。したがって、評価装置はデ−タ出力
端子２１から出力されたデ−タの値のみを判断すればよ
く、デ−タ出力端子２１と評価装置との間の配線やパッ
ド部の針の当接具合等に起因してデ−タ転送の遅延等が
生じても測定誤差の原因とはならないので、スピード選
別をウエハ状態のままでも高精度で行うことができる。
【００３７】なお、本実施例では、上述のように、アク
セス時間Ｔ0 の仕様値を所定時間ＴC によって設定する
こととしたが、この所定時間ＴC を零として、遅延時間
ＴC1のすべてを制御回路１８で発生させることとしても
よい。
セス時間Ｔ0 の仕様値を所定時間ＴC によって設定する
こととしたが、この所定時間ＴC を零として、遅延時間
ＴC1のすべてを制御回路１８で発生させることとしても
よい。
【００３８】また、本実施例では、第１の発明をアドレ
ス信号が入力されてからのアクセス時間についてのスピ
ード選別に適用した場合について説明したが、イネーブ
ル信号が入力されてからのアクセス時間についてのスピ
ード選別にも適用することができる。
ス信号が入力されてからのアクセス時間についてのスピ
ード選別に適用した場合について説明したが、イネーブ
ル信号が入力されてからのアクセス時間についてのスピ
ード選別にも適用することができる。
【００３９】（実施例２）次に、第２の発明の一実施例
について説明する。
について説明する。
【００４０】図４は、本実施例に係わる半導体記憶装置
における読み出し系４０の構成を概念的に示すブロック
図である。同図において、図１と同じ符号を付した構成
部分は、それぞれ図１の場合と同じものを示すので、説
明を省略する。
における読み出し系４０の構成を概念的に示すブロック
図である。同図において、図１と同じ符号を付した構成
部分は、それぞれ図１の場合と同じものを示すので、説
明を省略する。
【００４１】アドレス遷移検知回路４１は、アドレス回
路１２からアドレス信号を入力して、このアドレス信号
の変化を検知する。そして、図６（ａ）に示したよう
に、アドレス信号が変化したときは、アドレス遷移信号
φATD を出力する。本実施例ではこのアドレス遷移信号
φATD を基準クロック生成信号として使用する（以下、
基準クロック生成信号φATD と記す）。
路１２からアドレス信号を入力して、このアドレス信号
の変化を検知する。そして、図６（ａ）に示したよう
に、アドレス信号が変化したときは、アドレス遷移信号
φATD を出力する。本実施例ではこのアドレス遷移信号
φATD を基準クロック生成信号として使用する（以下、
基準クロック生成信号φATD と記す）。
【００４２】／ＣＥ入力端子４２からは、チップイネー
ブル信号（／ＣＥ信号）が入力される。そして、図６
（ｂ）に示したように、／ＣＥ遷移検知回路４３は、こ
の／ＣＥ信号の立ち下がりを検出して、基準クロック生
成信号φCEを出力する。
ブル信号（／ＣＥ信号）が入力される。そして、図６
（ｂ）に示したように、／ＣＥ遷移検知回路４３は、こ
の／ＣＥ信号の立ち下がりを検出して、基準クロック生
成信号φCEを出力する。
【００４３】基準クロック生成回路４４は、基準クロッ
ク生成信号φCE，φATD を入力して、基準クロックφ1
〜φn を生成する。図５に、この基準クロック生成回路
４４の電気回路構成の一例を示す。図に示したように、
ＮＯＲ回路４７の２個の入力端子には、それぞれ基準ク
ロック生成信号φCE，φATD が入力される。
ク生成信号φCE，φATD を入力して、基準クロックφ1
〜φn を生成する。図５に、この基準クロック生成回路
４４の電気回路構成の一例を示す。図に示したように、
ＮＯＲ回路４７の２個の入力端子には、それぞれ基準ク
ロック生成信号φCE，φATD が入力される。
【００４４】ＮＡＮＤ回路Ｎ1 の２個の入力端子のう
ち、一方の入力端子ＡにはＮＯＲ回路４７の出力端子が
直接接続され、他方の入力端子ＢにはＮＯＲ回路４７の
出力端子がＮＯＴ回路４８−１，４８−１′を介して接
続されている。ここで、ＮＯＴ回路４８−１，４８−
１′は遅延素子として使用されている。
ち、一方の入力端子ＡにはＮＯＲ回路４７の出力端子が
直接接続され、他方の入力端子ＢにはＮＯＲ回路４７の
出力端子がＮＯＴ回路４８−１，４８−１′を介して接
続されている。ここで、ＮＯＴ回路４８−１，４８−
１′は遅延素子として使用されている。
【００４５】ＮＡＮＤ回路Ｎ2 の２個の入力端子は、一
方の入力端子ＡがＮＯＲ回路４７の出力端子と直接接続
され、他方の入力端子ＢがＮＯＴ回路４８−２を介して
ＮＡＮＤ回路Ｎ1 の出力端子と接続されている。ここ
で、このＮＡＮＤ回路Ｎ1 およびＮＯＴ回路４８−２
は、遅延回路として作用する。
方の入力端子ＡがＮＯＲ回路４７の出力端子と直接接続
され、他方の入力端子ＢがＮＯＴ回路４８−２を介して
ＮＡＮＤ回路Ｎ1 の出力端子と接続されている。ここ
で、このＮＡＮＤ回路Ｎ1 およびＮＯＴ回路４８−２
は、遅延回路として作用する。
【００４６】以下、同様に、各ＮＡＮＤ回路Ｎ1 〜Ｎn
の入力端子ＡにはＮＯＲ回路４７の出力端子が直接接続
され、入力端子ＢにはＮＯＴ回路を介して前段のＮＡＮ
Ｄ回路の出力端子が接続されている。
の入力端子ＡにはＮＯＲ回路４７の出力端子が直接接続
され、入力端子ＢにはＮＯＴ回路を介して前段のＮＡＮ
Ｄ回路の出力端子が接続されている。
【００４７】なお、かかる基準クロック生成回路４４に
おいては、製造ばらつきによる各構成部分の遅延時間の
ばらつきを小さくするために、チャネル長の長いトラン
ジスタを用いて構成することが望ましい。
おいては、製造ばらつきによる各構成部分の遅延時間の
ばらつきを小さくするために、チャネル長の長いトラン
ジスタを用いて構成することが望ましい。
【００４８】このような構成によれば、各ＮＡＮＤ回路
Ｎ1 〜Ｎn の出力として、以下のようにして、基準クロ
ックφ1 〜φn を得ることができる。図６（ａ）に示し
たように、アドレス遷移検知回路４１に入力されるアド
レス信号が変化すると、基準クロック生成信号φATD が
ハイになる。これによりＮＯＲ回路４７の出力はローに
なるので各ＮＡＮＤ回路Ｎ1 〜Ｎn の入力端子Ａの入力
はローとなり、したがって、出力（すなわち基準クロッ
クφ1 〜φn ）はハイになる。その後、所定時間遅延し
て各ＮＡＮＤ回路Ｎ1 〜Ｎn の入力端子Ｂの入力も順次
ローとなるが、このときは各ＮＡＮＤ回路Ｎ1 〜Ｎn の
出力は変化しない。
Ｎ1 〜Ｎn の出力として、以下のようにして、基準クロ
ックφ1 〜φn を得ることができる。図６（ａ）に示し
たように、アドレス遷移検知回路４１に入力されるアド
レス信号が変化すると、基準クロック生成信号φATD が
ハイになる。これによりＮＯＲ回路４７の出力はローに
なるので各ＮＡＮＤ回路Ｎ1 〜Ｎn の入力端子Ａの入力
はローとなり、したがって、出力（すなわち基準クロッ
クφ1 〜φn ）はハイになる。その後、所定時間遅延し
て各ＮＡＮＤ回路Ｎ1 〜Ｎn の入力端子Ｂの入力も順次
ローとなるが、このときは各ＮＡＮＤ回路Ｎ1 〜Ｎn の
出力は変化しない。
【００４９】次に、基準クロック生成信号φATD がロー
になる。これにより、ＮＯＲ回路４７の出力（すなわち
各ＮＡＮＤ回路Ｎ1 〜Ｎn の入力端子Ａの入力）はハイ
になるが、入力端子Ｂの入力がローのままなので、各Ｎ
ＡＮＤ回路Ｎ1 〜Ｎn の出力はハイのままである。その
後、所定時間遅延してＮＡＮＤ回路Ｎ1 の入力端子Ｂの
入力がハイとなり、これによってＮＡＮＤ回路Ｎ1 の出
力（すなわち基準クロックφ1 ）がローとなる。これに
より、さらに所定時間遅延して、ＮＡＮＤ回路Ｎ2 の入
力端子Ｂの入力がハイとなるので、ＮＡＮＤ回路Ｎ2 の
出力（すなわち基準クロックφ2 ）がローとなる。
になる。これにより、ＮＯＲ回路４７の出力（すなわち
各ＮＡＮＤ回路Ｎ1 〜Ｎn の入力端子Ａの入力）はハイ
になるが、入力端子Ｂの入力がローのままなので、各Ｎ
ＡＮＤ回路Ｎ1 〜Ｎn の出力はハイのままである。その
後、所定時間遅延してＮＡＮＤ回路Ｎ1 の入力端子Ｂの
入力がハイとなり、これによってＮＡＮＤ回路Ｎ1 の出
力（すなわち基準クロックφ1 ）がローとなる。これに
より、さらに所定時間遅延して、ＮＡＮＤ回路Ｎ2 の入
力端子Ｂの入力がハイとなるので、ＮＡＮＤ回路Ｎ2 の
出力（すなわち基準クロックφ2 ）がローとなる。
【００５０】以下同様にしてＮＡＮＤ回路Ｎ3 〜Ｎn の
出力が所定時間ずつ遅延して順次ローとなり、図６
（ａ）に示したような基準クロックφ1 〜φn を得る。
このようにして生成した基準クロックφ1 〜φn を使用
することにより、アドレス信号が入力されてからのアク
セス時間についてのスピード選別を行うことができる。
出力が所定時間ずつ遅延して順次ローとなり、図６
（ａ）に示したような基準クロックφ1 〜φn を得る。
このようにして生成した基準クロックφ1 〜φn を使用
することにより、アドレス信号が入力されてからのアク
セス時間についてのスピード選別を行うことができる。
【００５１】また、／ＣＥ遷移検知回路４３が／ＣＥ信
号の立ち下がりを検出すると、図６（ｂ）に示したよう
に基準クロック生成信号φCEがハイとなり、所定時間経
過後にローとなる。この場合も、基準クロック生成信号
φATD の場合と同様の動作によって、基準クロックφ1
〜φn を得ることができる。このようにして生成した基
準クロックφ1 〜φn を使用することにより、イネーブ
ル信号が入力されてからのアクセス時間についてのスピ
ード選別を行うことができる。
号の立ち下がりを検出すると、図６（ｂ）に示したよう
に基準クロック生成信号φCEがハイとなり、所定時間経
過後にローとなる。この場合も、基準クロック生成信号
φATD の場合と同様の動作によって、基準クロックφ1
〜φn を得ることができる。このようにして生成した基
準クロックφ1 〜φn を使用することにより、イネーブ
ル信号が入力されてからのアクセス時間についてのスピ
ード選別を行うことができる。
【００５２】基準クロック切換回路４５は、これらの基
準クロックφ1 〜φn を入力するとともに、選択信号入
力端子４６−１〜４６−ｎを介して選択信号Ｓ1 〜Ｓn
を入力する。そして、かかる選択信号Ｓ1 〜Ｓn にした
がって、基準クロックφ1 〜φn のうちの１種類の基準
クロックのみを制御回路１８に対して出力する。
準クロックφ1 〜φn を入力するとともに、選択信号入
力端子４６−１〜４６−ｎを介して選択信号Ｓ1 〜Ｓn
を入力する。そして、かかる選択信号Ｓ1 〜Ｓn にした
がって、基準クロックφ1 〜φn のうちの１種類の基準
クロックのみを制御回路１８に対して出力する。
【００５３】図７に、この基準クロック切換回路４５の
電気回路構成の一例を示す。図に示したように、各切換
回路Ｃ1 〜Ｃn は、それぞれ、ｎＭＯＳトランジスタ４
９、ｐＭＯＳトランジスタ５０およびＮＯＴ回路５１に
よって構成されている。なお、ｎＭＯＳトランジスタ５
２は、プルダウン用トランジスタである。
電気回路構成の一例を示す。図に示したように、各切換
回路Ｃ1 〜Ｃn は、それぞれ、ｎＭＯＳトランジスタ４
９、ｐＭＯＳトランジスタ５０およびＮＯＴ回路５１に
よって構成されている。なお、ｎＭＯＳトランジスタ５
２は、プルダウン用トランジスタである。
【００５４】各切換回路Ｃ1 〜Ｃn において、ｎＭＯＳ
トランジスタ４９のソースとｐＭＯＳトランジスタ５０
のドレインとが接続され、また、ｎＭＯＳトランジスタ
４９のドレインとｐＭＯＳトランジスタ５０のソースと
が接続されている。そして、ｎＭＯＳトランジスタ４９
のドレインおよびｐＭＯＳトランジスタ５０のソースに
は、対応する基準クロックが入力される。また、ｎＭＯ
Ｓトランジスタ４９のゲートには、それぞれ対応する選
択信号が直接入力され、ｐＭＯＳトランジスタ５０のゲ
ートには当該信号がＮＯＴ回路５１を介して入力され
る。
トランジスタ４９のソースとｐＭＯＳトランジスタ５０
のドレインとが接続され、また、ｎＭＯＳトランジスタ
４９のドレインとｐＭＯＳトランジスタ５０のソースと
が接続されている。そして、ｎＭＯＳトランジスタ４９
のドレインおよびｐＭＯＳトランジスタ５０のソースに
は、対応する基準クロックが入力される。また、ｎＭＯ
Ｓトランジスタ４９のゲートには、それぞれ対応する選
択信号が直接入力され、ｐＭＯＳトランジスタ５０のゲ
ートには当該信号がＮＯＴ回路５１を介して入力され
る。
【００５５】かかる構成によれば、入力した選択信号が
ハイのときは、ｎＭＯＳトランジスタ４９およびｐＭＯ
Ｓトランジスタ５０はともにオンになるので、入力した
基準クロックがそのまま出力される。一方、入力した選
択信号がローのときは、ｎＭＯＳトランジスタ４９およ
びｐＭＯＳトランジスタ５０はともにオフとなり、基準
クロックは出力されない。したがって、選択信号Ｓ1 〜
Ｓn のうちの１種類の信号をオンにして他の信号をオフ
とすることにより、所望の基準クロックを制御回路１８
に供給することができる。
ハイのときは、ｎＭＯＳトランジスタ４９およびｐＭＯ
Ｓトランジスタ５０はともにオンになるので、入力した
基準クロックがそのまま出力される。一方、入力した選
択信号がローのときは、ｎＭＯＳトランジスタ４９およ
びｐＭＯＳトランジスタ５０はともにオフとなり、基準
クロックは出力されない。したがって、選択信号Ｓ1 〜
Ｓn のうちの１種類の信号をオンにして他の信号をオフ
とすることにより、所望の基準クロックを制御回路１８
に供給することができる。
【００５６】次に、このような読み出し系４０を用いて
スピード選別を行う方法について、図８を用いて説明す
る。図８は、この読み出し系４０の動作を説明するため
のタイミングチャートである。
スピード選別を行う方法について、図８を用いて説明す
る。図８は、この読み出し系４０の動作を説明するため
のタイミングチャートである。
【００５７】メモリセルアレイ１４内のメモリセルに
は、予め「０」または「１」の情報を記憶させておく。
本実施例でも、上述の実施例１と同様、メモリセルに予
め「１」を記憶させておくものとし、出力デ−タラッチ
回路１９は予め「０」をラッチしているものとする。
は、予め「０」または「１」の情報を記憶させておく。
本実施例でも、上述の実施例１と同様、メモリセルに予
め「１」を記憶させておくものとし、出力デ−タラッチ
回路１９は予め「０」をラッチしているものとする。
【００５８】上述の実施例１の場合と同様、アドレス入
力端子１１から入力されたアドレス信号（図８（Ａ）参
照）は、アドレス回路１２で所定のコードのアドレス信
号に変換され、さらにアドレスデコーダ１３で制御信号
に変換されて、メモリセルアレイ１４に入力される。こ
れにより、メモリセルアレイ１４内のこのアドレス信号
に対応するメモリセルからは、記憶情報が出力される
（同（ｂ）参照）。
力端子１１から入力されたアドレス信号（図８（Ａ）参
照）は、アドレス回路１２で所定のコードのアドレス信
号に変換され、さらにアドレスデコーダ１３で制御信号
に変換されて、メモリセルアレイ１４に入力される。こ
れにより、メモリセルアレイ１４内のこのアドレス信号
に対応するメモリセルからは、記憶情報が出力される
（同（ｂ）参照）。
【００５９】この記憶情報は、センス増幅回路１５に送
られる。ここで、アドレス入力端子１１がアドレス信号
を入力してからセンス増幅回路１５が記憶情報を出力す
るまでの遅延時間は、ＴS である（同（Ｃ）参照）。
られる。ここで、アドレス入力端子１１がアドレス信号
を入力してからセンス増幅回路１５が記憶情報を出力す
るまでの遅延時間は、ＴS である（同（Ｃ）参照）。
【００６０】一方、制御回路１８には、上述のようにし
て基準クロック生成回路４４で生成された基準クロック
φ1 〜φn （図５，図６参照）のうち、選択信号Ｓ1 〜
Ｓnによって基準クロック切換回路（図７参照）で選択
されたものが取り込まれる。制御回路１８がこの基準ク
ロックを入力すると、この基準クロックから所定時間だ
け遅延させて、センス増幅回路１５に送るデ−タ出力制
御信号を変化させる。ここで、アドレス入力端子１１が
アドレス信号を入力した時からセンス増幅回路１６が入
力するデ−タ出力制御信号がオンからオフになる時まで
の遅延時間（読み出し基準時間）は、ＴC1である（図８
（ａ）参照）。
て基準クロック生成回路４４で生成された基準クロック
φ1 〜φn （図５，図６参照）のうち、選択信号Ｓ1 〜
Ｓnによって基準クロック切換回路（図７参照）で選択
されたものが取り込まれる。制御回路１８がこの基準ク
ロックを入力すると、この基準クロックから所定時間だ
け遅延させて、センス増幅回路１５に送るデ−タ出力制
御信号を変化させる。ここで、アドレス入力端子１１が
アドレス信号を入力した時からセンス増幅回路１６が入
力するデ−タ出力制御信号がオンからオフになる時まで
の遅延時間（読み出し基準時間）は、ＴC1である（図８
（ａ）参照）。
【００６１】センス増幅回路１５は、上述のようにメモ
リセルアレイ１４から記憶情報を取り込むが、このとき
制御回路１８から入力した制御信号がオンであれば（す
なわちＴS ≦ＴC1のとき）、この記憶情報を出力デ−タ
ラッチ回路１９に対して出力する。また、このとき制御
信号がオフであれば（すなわちＴS ＞ＴC1のとき）、記
憶情報を出力しない。上述のように、この記憶情報の値
は「１」であるので、ＴS ＜ＴC1であればセンス増幅回
路１５からは「１」が出力される。そして、出力デ−タ
ラッチ回路１９から出力された記憶情報は出力回路２０
を介してデ−タ出力端子２１から出力される（図８
（Ｄ），（Ｅ）参照）。また、ＴS ≧ＴC1のときは、出
力デ−タラッチ回路１９の出力値は「０」（前の出力デ
−タ）のままとなるので、デ−タ出力端子２１の出力値
も「０」のままとなる。
リセルアレイ１４から記憶情報を取り込むが、このとき
制御回路１８から入力した制御信号がオンであれば（す
なわちＴS ≦ＴC1のとき）、この記憶情報を出力デ−タ
ラッチ回路１９に対して出力する。また、このとき制御
信号がオフであれば（すなわちＴS ＞ＴC1のとき）、記
憶情報を出力しない。上述のように、この記憶情報の値
は「１」であるので、ＴS ＜ＴC1であればセンス増幅回
路１５からは「１」が出力される。そして、出力デ−タ
ラッチ回路１９から出力された記憶情報は出力回路２０
を介してデ−タ出力端子２１から出力される（図８
（Ｄ），（Ｅ）参照）。また、ＴS ≧ＴC1のときは、出
力デ−タラッチ回路１９の出力値は「０」（前の出力デ
−タ）のままとなるので、デ−タ出力端子２１の出力値
も「０」のままとなる。
【００６２】評価装置（図示せず）は、上述の実施例１
の場合と同様、デ−タ出力端子２１から出力された記憶
情報を入力し、この値が「１」であればスピード選別を
「良」とし、この記憶情報の値が「０」であればスピー
ド選別を「不良」とする。
の場合と同様、デ−タ出力端子２１から出力された記憶
情報を入力し、この値が「１」であればスピード選別を
「良」とし、この記憶情報の値が「０」であればスピー
ド選別を「不良」とする。
【００６３】このように、本実施例の半導体記憶装置に
よれば、アドレス信号を用いて基準クロックを生成する
ので、評価装置から半導体記憶装置に対して基準クロッ
クを送る必要がない。ここで、基準クロック生成回路４
４が半導体記憶装置に内蔵されていることにより、アド
レス信号の半導体記憶装置への転送に際して遅延が生じ
ても、その分基準クロックのタイミングもずれることと
なるので、アクセス時間の測定誤差の原因とはならな
い。
よれば、アドレス信号を用いて基準クロックを生成する
ので、評価装置から半導体記憶装置に対して基準クロッ
クを送る必要がない。ここで、基準クロック生成回路４
４が半導体記憶装置に内蔵されていることにより、アド
レス信号の半導体記憶装置への転送に際して遅延が生じ
ても、その分基準クロックのタイミングもずれることと
なるので、アクセス時間の測定誤差の原因とはならな
い。
【００６４】また、上述の実施例１と同様、評価装置は
デ−タ出力端子２１から出力されたデ−タの値のみを判
断すればよいので、デ−タ出力端子２１から評価装置へ
の出力デ−タの転送に際して遅延が生じてもアクセス時
間の測定誤差の原因とはならない。
デ−タ出力端子２１から出力されたデ−タの値のみを判
断すればよいので、デ−タ出力端子２１から評価装置へ
の出力デ−タの転送に際して遅延が生じてもアクセス時
間の測定誤差の原因とはならない。
【００６５】したがって、本実施例の半導体記憶装置に
よれば、評価装置との間にデ−タ転送の遅延等が生じて
も測定誤差の原因とはならないので、ウエハ状態のまま
でも高精度でスピード選別を行うことができる。
よれば、評価装置との間にデ−タ転送の遅延等が生じて
も測定誤差の原因とはならないので、ウエハ状態のまま
でも高精度でスピード選別を行うことができる。
【００６６】また、本実施例では、複数の基準クロック
φ1 〜φn を生成し、その中から所望の基準クロックを
選択する構成としたので、スピード選別を行う際にアク
セス時間の許容範囲の設定値を自由に変更することがで
きる。これにより、複数種類の選別テストに使用する際
のアクセス時間の仕様の変更を簡単且つ正確に行うこと
ができる。さらに、半導体記憶装置の製造ばらつきが大
きい場合に、基準クロックφ1 〜φn の中から設定値に
最も近い基準クロックを選択して使用することによって
スピード選別の精度を高めることも可能となる。
φ1 〜φn を生成し、その中から所望の基準クロックを
選択する構成としたので、スピード選別を行う際にアク
セス時間の許容範囲の設定値を自由に変更することがで
きる。これにより、複数種類の選別テストに使用する際
のアクセス時間の仕様の変更を簡単且つ正確に行うこと
ができる。さらに、半導体記憶装置の製造ばらつきが大
きい場合に、基準クロックφ1 〜φn の中から設定値に
最も近い基準クロックを選択して使用することによって
スピード選別の精度を高めることも可能となる。
【００６７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ウエハ状態のままで高精度のスピード選別を行う
ことができる半導体記憶装置を提供することができる。
れば、ウエハ状態のままで高精度のスピード選別を行う
ことができる半導体記憶装置を提供することができる。
【図１】第１の発明の一実施例に係わる半導体記憶装置
における読み出し系の構成を概念的に示すブロック図で
ある。
における読み出し系の構成を概念的に示すブロック図で
ある。
【図２】図１に示した読み出し系の要部を示す電気回路
図である。
図である。
【図３】図１に示した読み出し系の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】第２の発明の一実施例に係わる半導体記憶装置
における読み出し系の構成を概念的に示すブロック図で
ある。
における読み出し系の構成を概念的に示すブロック図で
ある。
【図５】図４に示した基準クロック生成回路の一構成例
を示す電気回路図である。
を示す電気回路図である。
【図６】（ａ），（ｂ）ともに、図５に示した基準クロ
ック生成回路の動作を説明するためのタイミングチャー
トである。
ック生成回路の動作を説明するためのタイミングチャー
トである。
【図７】図４に示した基準クロック切換回路の一構成例
を示す電気回路図である。
を示す電気回路図である。
【図８】図４に示した読み出し系の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図９】従来の半導体記憶装置における読み出し系の構
成を概念的に示すブロック図である。
成を概念的に示すブロック図である。
【図１０】図９に示した読み出し系の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
１０，４０ 読みだし系 １１ アドレス入力端子 １２ アドレス回路 １３ アドレスデコーダ １４ メモリセルアレイ １５ センス増幅回路 １６ テスト入力端子 １７ 入力バッファ １８ 制御回路 １９ 出力デ−タラッチ回路 ２０ 出力回路 ２１ デ−タ出力端子 ２２ モード入力端子 ４１ アドレス遷移検知回路 ４２ ／ＣＥ入力端子 ４３ ／ＣＥ遷移検知回路 ４４ 基準クロック生成回路 ４５ 基準クロック切換回路
Claims (3)
- 【請求項１】情報を記憶する記憶部と、 外部から入力した基準クロックに基いて、読み出し基準
時間経過後にデ−タ出力制御信号をオンからオフに切り
換える制御回路と、 この制御回路から入力した前記デ−タ出力制御信号がオ
ンであるときのみ、前記記憶部から読み出した記憶情報
を出力するセンス増幅回路と、 このセンス増幅回路から入力した前記記憶情報をラッチ
するラッチ回路と、 を具備する半導体記憶装置。 - 【請求項２】情報を記憶する記憶部と、 この記憶部から前記記憶情報を読み出すための所定の読
出制御信号或いはイネーブル信号の少なくとも一方を入
力し、この読出制御信号或いはイネーブル信号のタイミ
ングに基いて基準クロックを生成する基準クロック生成
回路と、 入力した前記基準クロックに基いて、読み出し基準時間
経過後にデ−タ出力制御信号をオンからオフに切り換え
る制御回路と、 この制御回路から入力した前記デ−タ出力制御信号がオ
ンであるときのみ、前記記憶部から読み出した記憶情報
を出力するセンス増幅回路と、 このセンス増幅回路から入力した前記記憶情報をラッチ
するラッチ回路と、 を具備する半導体記憶装置。 - 【請求項３】異なる前記読み出し基準時間を指定するた
めの複数種類の前記基準クロックを生成するように前記
基準クロック生成回路が構成され、且つ、入力した選択
信号にしたがって前記複数種類の基準クロックから１種
類の前記基準クロックを選択して前記制御回路に対して
出力する基準クロック切換回路をさらに備えた請求項２
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159604A JPH065100A (ja) | 1992-06-18 | 1992-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159604A JPH065100A (ja) | 1992-06-18 | 1992-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065100A true JPH065100A (ja) | 1994-01-14 |
Family
ID=15697341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159604A Pending JPH065100A (ja) | 1992-06-18 | 1992-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232614B1 (ko) * | 1995-04-21 | 1999-12-01 | 가네꼬 히사시 | 반도체 메모리 장치 |
-
1992
- 1992-06-18 JP JP4159604A patent/JPH065100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232614B1 (ko) * | 1995-04-21 | 1999-12-01 | 가네꼬 히사시 | 반도체 메모리 장치 |
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