JPH0652761B2 - 集積回路構造体 - Google Patents
集積回路構造体Info
- Publication number
- JPH0652761B2 JPH0652761B2 JP2190902A JP19090290A JPH0652761B2 JP H0652761 B2 JPH0652761 B2 JP H0652761B2 JP 2190902 A JP2190902 A JP 2190902A JP 19090290 A JP19090290 A JP 19090290A JP H0652761 B2 JPH0652761 B2 JP H0652761B2
- Authority
- JP
- Japan
- Prior art keywords
- lines
- integrated circuit
- pair
- capacitance
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/423—Shielding layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、Ｘ−Ｙ配線面を有するモジュールや回路板等
の集積回路チップまたはチップ・キャリアに関するもの
であり、詳細には、ノイズ抑制のため、配線対向に直交
する線を有する、そのようなキャリア用の配線の配置に
関するものである。
の集積回路チップまたはチップ・キャリアに関するもの
であり、詳細には、ノイズ抑制のため、配線対向に直交
する線を有する、そのようなキャリア用の配線の配置に
関するものである。
Ｂ．従来の技術およびその課題 米国特許第４５８３１１１号明細書は、回路のインダク
タンスを減少させ、電圧傾度を制御する集積回路チップ
配線の配置を開示している。ボンディング・パッドが、
互いに物理的に隣接する論理ゲートに接続され、電力バ
スおよび接地バスが、論理ゲートに対して互いに隣接し
ている。
タンスを減少させ、電圧傾度を制御する集積回路チップ
配線の配置を開示している。ボンディング・パッドが、
互いに物理的に隣接する論理ゲートに接続され、電力バ
スおよび接地バスが、論理ゲートに対して互いに隣接し
ている。
具体的には、ボンディング・パッドを設け、それを使っ
て電流源および電流シンクを物理的に互いに隣接する論
理ゲートにそれぞれ接続することにより、集積回路チッ
プ上の電流径路で囲まれた領域が小さくなり、これによ
って、チップのインダクタンスと、誘導によるエラーが
減少する。電流ループの面積は、電力バスおよび接地バ
スを論理ゲートに対して互いに隣接して配置することに
より、さらに減少する。これら２本のバスは、その間隔
が２つの金属層を分離する分離層の厚さだけとなるよう
に、チップの異なる金属層上に重ね合せることができ
る。バスが運ぶ電流の量に応じてその長さに沿ったバス
の幅を変化させ、かつゲートの電流経路の全長を各ゲー
トで同じにすることにより、論理ゲートへの電圧の分配
が均一になる。
て電流源および電流シンクを物理的に互いに隣接する論
理ゲートにそれぞれ接続することにより、集積回路チッ
プ上の電流径路で囲まれた領域が小さくなり、これによ
って、チップのインダクタンスと、誘導によるエラーが
減少する。電流ループの面積は、電力バスおよび接地バ
スを論理ゲートに対して互いに隣接して配置することに
より、さらに減少する。これら２本のバスは、その間隔
が２つの金属層を分離する分離層の厚さだけとなるよう
に、チップの異なる金属層上に重ね合せることができ
る。バスが運ぶ電流の量に応じてその長さに沿ったバス
の幅を変化させ、かつゲートの電流経路の全長を各ゲー
トで同じにすることにより、論理ゲートへの電圧の分配
が均一になる。
米国特許第３９０４８８６号明細書は、電圧線の下に拡
散ループを設けることにより、望ましくないノイズを減
衰させる技術を開示している。具体的には、集積回路パ
ッケージに存在する望ましくない電力システムの振動を
減衰させる技術を開示している。インダクタンスの減
少、キャパシタンスの増大、および交流抵抗の増大によ
り、電圧分配システム中のどの点においても、きわめて
低い直流インピーダンスが得られる。抵抗による電圧の
低下は、それが必要とされる、振動の共振周波数に近い
周波数でのみ起こる。この方式は、電圧供給線の下に、
高度にドーピングした閉拡散ループを設け、またはその
上に金属層を置くことにより、集積回路チップ上で実施
することができる。さらに、高度にドーピングした基板
も同様な効果を有する。
散ループを設けることにより、望ましくないノイズを減
衰させる技術を開示している。具体的には、集積回路パ
ッケージに存在する望ましくない電力システムの振動を
減衰させる技術を開示している。インダクタンスの減
少、キャパシタンスの増大、および交流抵抗の増大によ
り、電圧分配システム中のどの点においても、きわめて
低い直流インピーダンスが得られる。抵抗による電圧の
低下は、それが必要とされる、振動の共振周波数に近い
周波数でのみ起こる。この方式は、電圧供給線の下に、
高度にドーピングした閉拡散ループを設け、またはその
上に金属層を置くことにより、集積回路チップ上で実施
することができる。さらに、高度にドーピングした基板
も同様な効果を有する。
米国特許第４６５６３７０号明細書は、集積回路パッケ
ージ内に複数組の電力供給線および接地線を有する、集
積回路（ＩＣ）を開示している。
ージ内に複数組の電力供給線および接地線を有する、集
積回路（ＩＣ）を開示している。
ＩＣ中の出力バッファ等の回路エレメントが複数のグル
ープに分けられ、各バッファ・グループが、対応する１
組の電力供給線および接地線に接続される。各組の電力
供給線および接地線には、各配線の電力変化の大きさ
と、各配線のインダクタンスの値が小さくなるように、
独立した配線が設けられている。
ープに分けられ、各バッファ・グループが、対応する１
組の電力供給線および接地線に接続される。各組の電力
供給線および接地線には、各配線の電力変化の大きさ
と、各配線のインダクタンスの値が小さくなるように、
独立した配線が設けられている。
米国特許第４７７０９２１号明細書は、増補的交換技術
を使用して製造する、自己シールド多層回路板を開示し
ている。
を使用して製造する、自己シールド多層回路板を開示し
ている。
他の配線構造は、ＩＢＭテクニカル・ディスクロージャ
・ブルテンのＶｏｌ．２８、Ｎｏ．１０（１９８６年３
月）、ｐ．４６１８、Ｖｏｌ．１７、Ｎｏ．５（１９７
４年１０月）、ｐ．１３５、およびＶｏｌ．２７、Ｎ
ｏ．１１（１９８５年４月）、ｐ．６５７８に記載され
ている。
・ブルテンのＶｏｌ．２８、Ｎｏ．１０（１９８６年３
月）、ｐ．４６１８、Ｖｏｌ．１７、Ｎｏ．５（１９７
４年１０月）、ｐ．１３５、およびＶｏｌ．２７、Ｎ
ｏ．１１（１９８５年４月）、ｐ．６５７８に記載され
ている。
Ｃ．課題を解決するための手段 本発明の目的は、集積回路チップまたはチップ・キャリ
アのＸ−Ｙ配線面の対の配線層中に、短い浮動交差線を
使用することにより、ＸーＹ配線面内の配線対に生じる
遠端ノイズを減少させる手段を提供することにある。
アのＸ−Ｙ配線面の対の配線層中に、短い浮動交差線を
使用することにより、ＸーＹ配線面内の配線対に生じる
遠端ノイズを減少させる手段を提供することにある。
本発明の目的には、このような短い浮動交差線を使用す
ることにより、インピーダンスを減少させることも含ま
れる。
ることにより、インピーダンスを減少させることも含ま
れる。
本発明は、遠端ノイズを減少させ、異なるパッケージ・
レベル間のインピーダンスの不整合を減少させるための
浮動線を有する、マルチチップ・キャリア等の配線面の
対を含む構造である。
レベル間のインピーダンスの不整合を減少させるための
浮動線を有する、マルチチップ・キャリア等の配線面の
対を含む構造である。
Ｄ．実施例 高性能の集積回路パッケージでは、ＸーＹ面の配線対を
基準面間に設ける。しかし、活動信号線と静止信号線の
間の容量結合および誘導結合により、望ましくない結合
ノイズが発生する。
基準面間に設ける。しかし、活動信号線と静止信号線の
間の容量結合および誘導結合により、望ましくない結合
ノイズが発生する。
ノイズの原因となる妨害と同じ端部でのノイズ、いわゆ
る近端ノイズは、容量結合係数と誘導結合係数の和に比
例する。反対側の端部でのノイズ、すなわち遠端ノイズ
は、その差に比例する。近端ノイズはパッケージ内に通
常見られる長さ全体にわたって、信号立上り時間によっ
て決まる結合長後に飽和するが、遠端ノイズは、長さに
比例し、信号立上り時間に反比例する。たとえば、信号
遷移速度が１ナノ秒の場合、近端ノイズは遠端ノイズを
上回り、キャリアの配線を制約する要因となる。しか
し、通常の信号遷移速度が０．２ナノ秒に減少すると、
遠端ノイズが５倍に増大して支配的要因になり、受け入
れられない配線上の制約をもたらす。
る近端ノイズは、容量結合係数と誘導結合係数の和に比
例する。反対側の端部でのノイズ、すなわち遠端ノイズ
は、その差に比例する。近端ノイズはパッケージ内に通
常見られる長さ全体にわたって、信号立上り時間によっ
て決まる結合長後に飽和するが、遠端ノイズは、長さに
比例し、信号立上り時間に反比例する。たとえば、信号
遷移速度が１ナノ秒の場合、近端ノイズは遠端ノイズを
上回り、キャリアの配線を制約する要因となる。しか
し、通常の信号遷移速度が０．２ナノ秒に減少すると、
遠端ノイズが５倍に増大して支配的要因になり、受け入
れられない配線上の制約をもたらす。
第２図および第３図に示すように、本発明は、普通なら
空いた位置に浮動線を含める以外は、パッケージの設計
を変更する必要なく、遠端ノイズを減少させる技術であ
る。この浮動線を使って、処理条件が望ましい値より大
きなインピーダンスをもたらす場合、このようなキャリ
ア中のインピーダンスを減少させることもできる。
空いた位置に浮動線を含める以外は、パッケージの設計
を変更する必要なく、遠端ノイズを減少させる技術であ
る。この浮動線を使って、処理条件が望ましい値より大
きなインピーダンスをもたらす場合、このようなキャリ
ア中のインピーダンスを減少させることもできる。
本発明は、交差線および隣接するバイアがないパッケー
ジでは、容量結合と誘導結合がほぼ等しいので、遠端ノ
イズは無視できるという概念に基づくものである。しか
し、他の線およびバイアが、隣接する線を遮蔽して結合
を減少させる。
ジでは、容量結合と誘導結合がほぼ等しいので、遠端ノ
イズは無視できるという概念に基づくものである。しか
し、他の線およびバイアが、隣接する線を遮蔽して結合
を減少させる。
他の線およびバイアは、貫通うず電流のみをシールドす
る垂直エレメントを構成するため、隣接する線間の誘導
結合は僅かに減少するだけである。しかし、このような
他の線およびバイアは有効に電界を遮蔽するため、容量
結合はかなり減少する。両タイプの結合の減少により近
端ノイズは少なくなるが、遠端ノイズは他の線およびバ
イアが導入されるとかなり増大する。容量結合が増大し
て誘導結合と等しくなると、遠端ノイズはほとんど除去
される。近端ノイズは増加するであろうが、それでも他
の線およびバイアがないときよりも少なくなる。
る垂直エレメントを構成するため、隣接する線間の誘導
結合は僅かに減少するだけである。しかし、このような
他の線およびバイアは有効に電界を遮蔽するため、容量
結合はかなり減少する。両タイプの結合の減少により近
端ノイズは少なくなるが、遠端ノイズは他の線およびバ
イアが導入されるとかなり増大する。容量結合が増大し
て誘導結合と等しくなると、遠端ノイズはほとんど除去
される。近端ノイズは増加するであろうが、それでも他
の線およびバイアがないときよりも少なくなる。
最も近い基準面に短絡されると考えるのに十分なキャパ
シタンスを有する長い交差線は、隣接する信号線を容量
的に遮蔽する。しかし、浮動させた短い交差線は、キャ
パシタンスが小さく、容量結合を増大させる導管として
機能する。第１図の結合したＸ線を考慮すると、キャパ
シタンスは、１信号線ピッチ当り（１cm当り１０本のと
き、ピッチは０．１cmである）数ピコファラッドであ
る。
シタンスを有する長い交差線は、隣接する信号線を容量
的に遮蔽する。しかし、浮動させた短い交差線は、キャ
パシタンスが小さく、容量結合を増大させる導管として
機能する。第１図の結合したＸ線を考慮すると、キャパ
シタンスは、１信号線ピッチ当り（１cm当り１０本のと
き、ピッチは０．１cmである）数ピコファラッドであ
る。
第１図では、ＣＸをＸ線の基準面に対するキャパシタン
ス、Ｃxyを交差線間の重複キャパシタンス、Ｃ12を２本
の平行線の間の結合キャパシタンスと定義する。Ｙ線は
浮動し、２信号線のピッチの長さを有するので、端部効
果を無視すると、基準面に対するそのキャパシタンス
は、僅かにＣｙ＝２Ｃｘである。
ス、Ｃxyを交差線間の重複キャパシタンス、Ｃ12を２本
の平行線の間の結合キャパシタンスと定義する。Ｙ線は
浮動し、２信号線のピッチの長さを有するので、端部効
果を無視すると、基準面に対するそのキャパシタンス
は、僅かにＣｙ＝２Ｃｘである。
Ｘ線の偶数モード・キャパシタンスは、Ｃｘ＋ＣxyＣｘ
／（Ｃxy＋Ｃｘ）で、これは構造を２等分する垂直面に
対して偶数対称を適用することによって得られる。これ
に対して、奇数モード・キャパシタンスは、Ｃｘ＋Ｃxy
＋２Ｃ12で、構造を完全に導電性の面で２等分すること
によって得られる。新しい結合キャパシタンスは、単に
これらの差の半分で、 Ｃ12＋１／２［Ｃxy−ＣxyＣｘ／（Ｃxy＋Ｃｘ）］であ
り、増加は １／２［Ｃxy−ＣxyＣｘ／（Ｃxy＋Ｃｘ）］で表され
る。このような浮動線を可能なすべての位置に追加する
と、上記のキャパシタンスがcm当りの値で置き換えられ
る。代表的な構造は、Ｃｘ＝１．２ｐｆ／cm、Ｃxy＝
０．６ｐｆ／cm、Ｃ12＝０．１ｐｆ／cmであり、結合キ
ャパシタンスは、０．１ｐｆ／cmから０．２ｐｆ／cmに
増大する。可能な位置の半分に浮動線を導入すると、増
加量は半分になる。
／（Ｃxy＋Ｃｘ）で、これは構造を２等分する垂直面に
対して偶数対称を適用することによって得られる。これ
に対して、奇数モード・キャパシタンスは、Ｃｘ＋Ｃxy
＋２Ｃ12で、構造を完全に導電性の面で２等分すること
によって得られる。新しい結合キャパシタンスは、単に
これらの差の半分で、 Ｃ12＋１／２［Ｃxy−ＣxyＣｘ／（Ｃxy＋Ｃｘ）］であ
り、増加は １／２［Ｃxy−ＣxyＣｘ／（Ｃxy＋Ｃｘ）］で表され
る。このような浮動線を可能なすべての位置に追加する
と、上記のキャパシタンスがcm当りの値で置き換えられ
る。代表的な構造は、Ｃｘ＝１．２ｐｆ／cm、Ｃxy＝
０．６ｐｆ／cm、Ｃ12＝０．１ｐｆ／cmであり、結合キ
ャパシタンスは、０．１ｐｆ／cmから０．２ｐｆ／cmに
増大する。可能な位置の半分に浮動線を導入すると、増
加量は半分になる。
配線の研究により、実際には、パッケージの配線能力の
約半分だけが使用できることが分かった。半分の配線サ
イトが空の場合、通常の配線後に、短い交差線を、たと
えば利用可能なサイトの２５％に正確にもランダムにも
容易に設けることができる。ランダムに配置した場合、
統計的解析により、このような短い線が実際に２つの隣
接する線に重なる確率が得られ、遠端ノイズを除去する
のにちょうど十分なだけ容量結合を増大させるのに必要
な浮動線の本数が、容易に計算できる。
約半分だけが使用できることが分かった。半分の配線サ
イトが空の場合、通常の配線後に、短い交差線を、たと
えば利用可能なサイトの２５％に正確にもランダムにも
容易に設けることができる。ランダムに配置した場合、
統計的解析により、このような短い線が実際に２つの隣
接する線に重なる確率が得られ、遠端ノイズを除去する
のにちょうど十分なだけ容量結合を増大させるのに必要
な浮動線の本数が、容易に計算できる。
このように、本発明の構造により、配線対に短い交差線
を追加して遠端ノイズを除去することができる。第２図
は、本発明の簡単な実施例を示す。バイア１０、１２、
および長いＹ線１４は、容量結合と誘導結合の差の原因
となる他の線およびバイアを表し、追加した浮動線１
６、１８は本発明によるものである。浮動線の効果を増
大させる本発明の他の実施例を第３図に示す。この実施
例では、浮動線は、Ｃxyの値を増大させる構造および形
状であり、最も近い基準面が、Ｃｙを減少させるために
開かれている。容量結合を増大させる他の方法は、普通
なら空いているサイトにＨ時形の断面を持つ短い浮動バ
イアを設けて、うず電流を最小にし、誘導効果を減少さ
せるものである。
を追加して遠端ノイズを除去することができる。第２図
は、本発明の簡単な実施例を示す。バイア１０、１２、
および長いＹ線１４は、容量結合と誘導結合の差の原因
となる他の線およびバイアを表し、追加した浮動線１
６、１８は本発明によるものである。浮動線の効果を増
大させる本発明の他の実施例を第３図に示す。この実施
例では、浮動線は、Ｃxyの値を増大させる構造および形
状であり、最も近い基準面が、Ｃｙを減少させるために
開かれている。容量結合を増大させる他の方法は、普通
なら空いているサイトにＨ時形の断面を持つ短い浮動バ
イアを設けて、うず電流を最小にし、誘導効果を減少さ
せるものである。
Ｅ．発明の効果 本発明により、Ｘ−Ｙ配線面内の配線対に生じる遠端ノ
イズが減少される。
イズが減少される。
第１図は、本発明を説明する際に有用な、結合した信号
線のキャパシタンス・モデルの概略図である。 第２図は、本発明による浮動交差線を含む配線対の一実
施例の概略図である。 第３図は、本発明の原理による、遠端ノイズを減少させ
るための浮動線を含む配線対の他の実施例の概略図であ
る。 １０、１２……バイア、１４……Ｙ線、１６、１８……
浮動線。
線のキャパシタンス・モデルの概略図である。 第２図は、本発明による浮動交差線を含む配線対の一実
施例の概略図である。 第３図は、本発明の原理による、遠端ノイズを減少させ
るための浮動線を含む配線対の他の実施例の概略図であ
る。 １０、１２……バイア、１４……Ｙ線、１６、１８……
浮動線。
Claims (6)
- 【請求項１】ノイズを減少させるための配線構成を有す
る集積回路構造体であって、 下部層上に設け、互いに容量結合および誘導結合した、
少なくとも１対の平行な隣接する導電性集積回路線と、 上記の少なくとも１対の平行な導電性の線に近接して設
けた、上記の平行な隣接する導電性の線の上記の容量結
合の減少量が上記の誘電結合の減少量より大きくなるよ
うに上記の容量結合および誘電結合を減少させて、上記
の平行な隣接する導線の遠端ノイズ指数を増大させるた
めの、少なくとも１つの追加の集積回路導電性エレメン
トと、上記の少なくとも１対の平行な隣接する導電性の
線に直交し、上記の線に容量結合された、上記の平行な
隣接する導線の上記の容量結合の量を増大させるため
の、少なくとも１本の接地しない導線と、 を含むことを特徴とする上記の構造体。 - 【請求項２】上記の１対の平行な隣接する導電性の集積
回路線をＸ線と称し、上記の少なくとも１つの追加の集
積回路導電性エレメントが、上記の少なくとも１対のＸ
線に直交する、Ｙ線と称する少なくとも１本の導線であ
ることを特徴とする、請求項（１）に記載の構造体。 - 【請求項３】上記の１対の平行な隣接する導電性の集積
回路線をＸ線と称し、上記の少なくとも１つの追加の集
積回路エレメントが、上記基板内に設けた少なくとも１
本の導電性バイアであることを特徴とする、請求項
（１）に記載の構造体。 - 【請求項４】上記Ｘ線が、ピッチ間隔ｄで分離され、上
記の少なくとも１本の接地されていない直交線の長さ
が、２ｄであることを特徴とする、請求項（２）に記載
の構造体。 - 【請求項５】上記の構造体がさらに、上部層を有し、上
記の下部層および上部層が基準面であることを特徴とす
る、請求項（４）に記載の構造体。 - 【請求項６】上記Ｘ線の上記基準面に対するキャパシタ
ンスがＣｘ、上記Ｘ線に直交する上記Ｙ線の相互間の重
複キャパシタンスがＣxy、上記の平行なＸ線相互間の結
合キャパシタンスがＣ12、上記の接地されていない直交
線の上記基準面に対するキャパシタンスがＣｙ＝２Ｃｘ
であり、上記Ｘ線の結合キャパシタンスが、上記の接地
されていない直交線により、 Ｃ12＋１／２［Ｃxy−ＣxyＣｘ／（Ｃxy＋Ｃｘ）］ の値に増大することを特徴とする、請求項（５）に記載
の構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/383,516 US5006918A (en) | 1989-07-24 | 1989-07-24 | Floating orthogonal line structure for X-Y wiring planes |
| US383516 | 1995-02-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0370161A JPH0370161A (ja) | 1991-03-26 |
| JPH0652761B2 true JPH0652761B2 (ja) | 1994-07-06 |
Family
ID=23513510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190902A Expired - Lifetime JPH0652761B2 (ja) | 1989-07-24 | 1990-07-20 | 集積回路構造体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5006918A (ja) |
| EP (1) | EP0410164A3 (ja) |
| JP (1) | JPH0652761B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770837B2 (ja) * | 1992-05-20 | 1995-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 多層配線を有する電子パッケージ基板及び方法 |
| US5670815A (en) * | 1994-07-05 | 1997-09-23 | Motorola, Inc. | Layout for noise reduction on a reference voltage |
| US6043724A (en) * | 1997-12-04 | 2000-03-28 | International Business Machines Corporation | Two-stage power noise filter with on and off chip capacitors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3904886A (en) * | 1974-02-01 | 1975-09-09 | Ibm | Voltage distribution systems for integrated circuits |
| US4212026A (en) * | 1977-06-24 | 1980-07-08 | International Business Machines Corporation | Merged array PLA device, circuit, fabrication method and testing technique |
| US4423432A (en) * | 1980-01-28 | 1983-12-27 | Rca Corporation | Apparatus for decoding multiple input lines |
| US4589008A (en) * | 1980-01-28 | 1986-05-13 | Rca Corporation | Apparatus for electrically joining the ends of substantially parallel semiconductor lines |
| JPS6030152A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 集積回路 |
| US4583111A (en) * | 1983-09-09 | 1986-04-15 | Fairchild Semiconductor Corporation | Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients |
| US4770921A (en) * | 1986-09-11 | 1988-09-13 | Insulating Materials Incorporated | Self-shielding multi-layer circuit boards |
| US4825280A (en) * | 1986-10-01 | 1989-04-25 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor devices |
| DE3902693C2 (de) * | 1988-01-30 | 1995-11-30 | Toshiba Kawasaki Kk | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen |
| US4845538A (en) * | 1988-02-05 | 1989-07-04 | Emanuel Hazani | E2 prom cell including isolated control diffusion |
-
1989
- 1989-07-24 US US07/383,516 patent/US5006918A/en not_active Expired - Fee Related
-
1990
- 1990-07-03 EP EP19900112663 patent/EP0410164A3/en not_active Withdrawn
- 1990-07-20 JP JP2190902A patent/JPH0652761B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0410164A3 (en) | 1991-06-05 |
| US5006918A (en) | 1991-04-09 |
| EP0410164A2 (en) | 1991-01-30 |
| JPH0370161A (ja) | 1991-03-26 |
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