JPH0653245A - 電界効果トランジスタの製法 - Google Patents

Abstract

(57)【要約】 【目的】 脚部が細く頂部が太い、断面がＴ字形のゲー
ト電極を有する高周波増幅器用のＦＥＴを安価に信頼性
高く製造する方法を提供する。 【構成】 動作層２の形成された半導体基板１表面全体
にパッシベーション膜９を形成し、該パッシベーション
膜表面全体にレジスト膜５を形成し、ゲート電極を形成
する場所のレジスト膜に段付きの開口部６を設け、該開
口部により露出したパッシベーション膜を前記レジスト
膜をマスクとしてエッチング除去し、そこから露出した
半導体基板に電極材料を積層して前記レジスト膜を除去
し、細い脚部を有するＴ字形断面のゲート電極８を形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴという）の製法に関する。さらに詳しく
は、高周波で使用されるＦＥＴのゲート電極で半導体基
板側の下部が細く、上部が太い、Ｔ字形断面のゲート電
極を有するＦＥＴの製法に関する。ここにＴ字形とは、
マッシュルーム形をも含む意味である。

【０００２】

【従来の技術】近年衛星放送が普及しつつあるが、衛星
放送受信機用コンバータにはマイクロ波帯の低雑音高利
得の増幅器が必要である。この高周波、とくにマイクロ
波帯で低雑音の増幅器を実現するため、ゲート長の短縮
とゲート抵抗の低減を同時に満たすＦＥＴが求められて
いる。そのため、この種のＦＥＴのゲート電極は半導体
基板側の下部を細くしてゲート長を短くすると共に、上
部を太くしてゲート抵抗を低減させる形状に形成され、
その断面形状はＴ字形になっている。

【０００３】この断面がＴ字形のゲート電極を有する電
界効果トランジスタの従来の製法の一例を図２に基づい
て説明する。まず、半導体基板21上に形成された動作層
21ａの上に、プラズマＣＶＤ法などによりＳｉＮからな
るパッシベーション膜20を形成する。このパッシベーシ
ョン膜20上にたとえば、電子線ビーム（ＥＢ）用ポジ型
レジスト膜を塗布して電子ビーム直接描画によりパター
ニングし、ＳｉＮ膜をエッチングしてゲート下部を形成
するための溝22を形成する。このあとさらにエッチング
液を用いて、リセス27を形成する（図２(a) 参照）。

【０００４】つぎに、ＥＢ用レジスト膜を除去したの
ち、パッシベーション膜20の表面全体にフォトレジスト
の塗布によりレジスト膜23を形成し、露光、現像により
ゲート電極25形成場所に開口部24を形成し、リセス27部
分を露出させる。そして、ゲートメタル26を全面に蒸着
する。その結果、レジスト膜23に開口部24が形成された
部分はその開口部24内に、また開口部の形成されていな
い部分にはレジスト膜23上にゲートメタル26が蒸着され
る（図２(b) 参照）。そののち、たとえばアセトンでレ
ジスト膜23を除去することによりレジスト膜23上のゲー
トメタル26も除去され（リフトオフ）、ゲート電極25の
下部25a が細く、上部25b が太い、断面がＴ字形のゲー
ト電極が半導体基板21上に形成される。

【０００５】一方、前述の溝22の形成と開口部24の形成
の２回のフォトリソグラフィ工程を避けるため、パッシ
ベーション膜を形成せずにＴ字形ゲート電極を形成し、
そのあとでパッシベーション膜を形成する方法も提案さ
れている。すなわち、図３(a) に示すように動作層21a
の形成された半導体基板21の表面に電子線レジストのよ
うなレジスト膜23を形成し、収束イオンビーム描画およ
び電子ビーム描画などで段付きの開口部24を形成し、ゲ
ートメタル26を蒸着などで形成する。ついでレジスト膜
23を除去し、表面全面にパッシベーション膜20を形成す
る（図３(b) ）ものである。

【０００６】なお、これらのいずれの方法においても、
ゲートとドレイン間の耐圧を向上させるため、半導体基
板21の動作層21a の表面でゲート電極の形成場所に、広
い凹部を予め形成するいわゆる広域リセスの方法も採用
されている。

【０００７】

【発明が解決しようとする課題】前述の予めパッシベー
ション膜を形成する方法によれば、最初に半導体基板上
に形成されるパッシベーション膜の厚さによりゲート電
極の下部の高さが決まり、このパッシベーション膜の厚
さが厚いとゲート電極の上部に図４に示すように、深い
溝25c が形成され、段部の角25d と溝25c とのあいだに
段切れＡが起り易い。またパッシベーション膜の厚さを
薄くするとゲート電極の上部25b で太く形成された部分
と半導体基板との間隔が狭くなり、容量が大きくなると
いう問題がある。さらに、パッシベーション膜の溝形成
とレジスト膜への開口部形成という２度のリソグラフィ
工程を必要とし、工数が増大するという問題もある。

【０００８】一方、Ｔ字形ゲート電極の形成のあとでパ
ッシベーション膜を形成する方法においては、パッシベ
ーション膜を形成する際、動作層およびＴ字形ゲート電
極の表面に与えるダメージが少なく、かつ、等方的な成
膜が可能である光ＣＶＤのような特殊な装置が必要にな
るという問題もある。

【０００９】前記問題に鑑み、本発明は、ゲートとドレ
イン間の耐圧が高く、しかもＴ字形ゲート電極下方の動
作領域を含む、半導体基板の全面にパッシベーシヨン膜
が形成されたＦＥＴを特殊な装置を必要とせず、簡単な
プロセスで製造する方法を提供することを目的をする。

【００１０】

【課題を解決するための手段】本発明の電界効果トラン
ジスタの製法は、(a) 表面に動作層が形成された半導体
基板の表面全体にわたってパッシベーション膜を形成
し、(b) 該パッシベーション膜の表面全体にレジスト膜
を形成し、ついでゲート電極が形成される場所に段付き
開口部を設け、(c) 前記開口部により露出した前記パッ
シベーション膜を、前記レジスト膜をマスクとしてエッ
チング除去し、(d) 前記半導体基板の表面全体にわたっ
てゲート電極材料を積層し、(e) 前記レジスト膜を除去
して段付きで断面がＴ字形のゲート電極を形成せしめる
ことを特徴とするものである。

【００１１】

【作用】本発明によれば、まず最初にパッシベーション
膜を形成し、ついでゲート電極形成用のレジスト膜に形
成する凹部を利用して、前記パッシベーション膜をエッ
チングしているため、１回のフォトリソグラフィ工程で
済み、しかも、ゲート電極形成後にパッシベーション膜
を形成する必要もなく簡単な工程で安価に周囲にパッシ
ベーション膜を有するゲート電極を形成できる。さら
に、レジスト膜の段付きの深さはパッシベーション膜の
厚さと独立して形成でき、段差に基づく段切れなどを生
じない厚さに形成できる。

【００１２】

【実施例】つぎに、図面を参照しながら本発明の一実施
例である断面がＴ字形のゲート電極を有する半導体装置
の製法について説明する。図１は本発明の一実施例であ
るＦＥＴの製造工程を示す断面説明図である。

【００１３】まず、半導体基板表面に動作層とする不純
物含有半導体層を形成し、その両端にソース電極３およ
びドレイン電極４を形成し、さらに必要に応じて広域リ
セスを形成したのち、表面全面にパッシベーション膜を
形成する（図１(a) 参照）。具体例としては、半絶縁性
のＧａＡｓ基板１の表面に、ｎ型のＧａＡｓ層２をエピ
タキシャル成長し、その両端部をエッチングして断面が
台形状のメサ型の動作層を形成する。そののちＡｕ−Ｇ
ｅ膜を用いてソース電極３およびドレイン電極４を形成
する。動作層としては、ｎ型ＧａＡｓ層の他にＡｌＧａ
ＡｓとＧａＡｓまたはＩｎＧａＡｓとのヘテロ接合構造
などを用いることもできる。

【００１４】このｎ型ＧａＡｓ層２のゲート電極形成場
所にフォトレジスト膜でパターニングしてエッチング
し、広めの凹部である広域リセス12を形成する。この広
域リセス12を形成することはゲートとドレイン間の耐圧
を向上させるのに好ましい。そしてこの上にＥＣＲ法に
よりＳｉＮなどからなるパッシベーション膜９を形成す
る。

【００１５】つぎに、パッシベーション膜９の上面に、
レジスト膜を形成し、ゲート電極形成場所に段付開口部
を形成する。具体例としてはパッシベーション膜上に電
子線ビーム（ＥＢ）用ポジ型レジストを塗布してレジス
ト膜５を形成し、ゲート電極形成場所のみに電子線ビー
ムを照射してレジスト膜５に開口部６を形成し、パッシ
ベーション膜９を露出させる。この際、このレジスト膜
として、上層を高感度レジスト、下層を低感度レジスト
で構成した２層膜を用い、２度の電子線ビーム照射と現
像により、細い凹部を有する段付の開口部６とする。さ
らに引き続き、開口部６の形成されたレジスト膜をマス
クとして、露出したパッシベーション膜９をリアクティ
ブイオンエッチング（ＲＩＥ）法によりエッチング除去
する（図１(b) 参照）。

【００１６】つぎに、全面に電極材料を積層し脚部が細
く、頂部が太いゲート電極を形成する（図１(c) 参
照）。具体例として、除去されたパッシベーション膜の
下から露出した半導体層を、ウェットエッチングしゲー
トリセス13を形成する。引き続き蒸着法またはスパッタ
法により電極材料としてのＴｉ、Ｐｔ、Ａｕの各膜を積
層し、Ｔ字型断面のゲート電極８を形成する。ゲート電
極８をＴｉ、Ｐｔ、Ａｕの３層で形成するのは、Ａｕ膜
を直接ＧａＡｓ層上に形成すると、半導体層と反応し易
く、Ｔｉ膜は半導体層と安定した界面をうるのに適し、
Ｐｔ膜はＡｕがＴｉ膜を介してＧａＡｓ層に拡散するの
を防ぐためである。この電極材料を蒸着により積層する
際、レジスト膜５に開口部６の形成されているところ
は、ゲートリセス13上に積層されてＴ字型断面のゲート
電極８が形成され、開口部６の形成されていないところ
はレジスト膜５上に金属膜14として積層される（図１
(c) 参照）。

【００１７】つぎに、アセトンを用いてレジスト膜５を
除去する。この結果、レジスト膜５上に積層されていた
金属膜14も除去され（リフトオフ）、ＧａＡｓ層２上に
形成されたＴ字型断面のゲート電極８だけが残る（図１
(d) 参照）。

【００１８】そののちソース電極３、ドレイン電極４上
のパッシベーション膜９をエッチングすることにより、
Ｔ字型断面のゲート電極を有するＦＥＴが構成される。
なお、この実施例では、最初にソース電極３とドレイン
電極４を形成する例で説明したが、最初に行わなくて
も、最後の工程で形成してもよい。

【００１９】前述の実施例では、動作層としてｎ型Ｇａ
Ａｓ層のみを用いた例で説明したが、ソース−ゲート電
極間、ドレイン−ゲート電極間の抵抗を低減させるため
に、ｎ型層上に高濃度のｎ^＋層を形成してもよい。

【００２０】さらに電極膜の材料も前述のＴｉ、Ｐｔ、
Ａｕの３層構造の例に限らず、他の金属で形成すること
もできる。

【００２１】また、レジスト膜にＥＢ用ポジ型レジスト
を使用する例で説明したが、他のレジストを使用しても
同様にできる。

【００２２】

【発明の効果】本発明によれば、半導体基板全面にパッ
シベーション膜を形成したのち、レジスト膜に段付きの
開口部を形成し、該開口部を形成したレジスト膜をマス
クとして前記パッシベーション膜をエッチングし、半導
体層を露出させてゲート電極材料を積層しゲート電極を
形成しているため、リソグラフィ工程はレジスト膜の開
口部形成の際の１回で済み、簡単な工程で、断面がＴ字
形のゲート電極を形成できる。しかもゲート電極頂部の
太い部分の下にパッシベーション膜が接触していないの
で、ゲート容量を低減できる。また、ゲート電極形成後
にパッシベーション膜を形成する必要がないので、特殊
な成膜設備を必要とせず、また動作層表面にダメージを
受けることもなくＦＥＴの信頼性が向上する。さらに、
広域リセスを形成することにより、ドレインとゲート間
の耐圧を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である電界効果トランジスタ
の製法の工程断面図である。

【図２】従来のＴ字形ゲート電極形成方法の工程断面図
である。

【図３】従来のＴ字形ゲート電極形成方法の他の例の工
程断面図である。

【図４】従来のＴ字形ゲートの段切れを説明する図であ
る。

【符号の説明】

１ 半導体基板 ５ レジスト膜 ８ ゲート電極 ９ パッシベーション膜 12 広域リセス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 (a) 表面に動作層が形成された半導体基
   板の表面全体にわたってパッシベーション膜を形成し、 (b) 該パッシベーション膜の表面全体にレジスト膜を形
   成し、ついでゲート電極が形成される場所に段付き開口
   部を設け、 (c) 前記開口部により露出した前記パッシベーション膜
   を、前記レジスト膜をマスクとしてエッチング除去し、 (d) 前記半導体基板の表面全体にわたってゲート電極材
   料を積層し、 (e) 前記レジスト膜を除去して段付きで断面がＴ字形の
   ゲート電極を形成せしめることを特徴とする電界効果ト
   ランジスタの製法。
2. 【請求項２】 前記パッシベーション膜を形成する前
   に、ゲート電極形成場所の前記半導体基板表面に幅の広
   い凹部である広域リセスを形成することを特徴とする請
   求項１記載の製法。