JPH0653952A - ５７６ｋＨｚクロック生成回路 - Google Patents
５７６ｋＨｚクロック生成回路Info
- Publication number
- JPH0653952A JPH0653952A JP4205815A JP20581592A JPH0653952A JP H0653952 A JPH0653952 A JP H0653952A JP 4205815 A JP4205815 A JP 4205815A JP 20581592 A JP20581592 A JP 20581592A JP H0653952 A JPH0653952 A JP H0653952A
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- JP
- Japan
- Prior art keywords
- khz
- clock
- circuit
- frequency
- frame pulse
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】本発明は周波数１９．４４ＭＨｚのクロックを
分周して５７６ｋＨｚのクロックを生成する回路に関
し、クロック生成回路をディジタル回路で構成すること
により、小型で信頼度の高い５７６ｋＨｚクロック生成
回路を実現することを目的とする。 【構成】 周波数１９．４４ＭＨｚクロックを３３分周
および３４分周する分周回路１０と、８ｋＨｚフレーム
パルスに同期して、分周回路１０の分周動作を制御する
制御回路２０とを備え、８ｋＨｚフレームパルスに同期
した５７６ｋＨｚクロックを生成するように構成する。
分周して５７６ｋＨｚのクロックを生成する回路に関
し、クロック生成回路をディジタル回路で構成すること
により、小型で信頼度の高い５７６ｋＨｚクロック生成
回路を実現することを目的とする。 【構成】 周波数１９．４４ＭＨｚクロックを３３分周
および３４分周する分周回路１０と、８ｋＨｚフレーム
パルスに同期して、分周回路１０の分周動作を制御する
制御回路２０とを備え、８ｋＨｚフレームパルスに同期
した５７６ｋＨｚクロックを生成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は周波数１９．４４ＭＨｚ
のクロックを分周して５７６ｋＨｚのクロックを生成す
る回路に関する。
のクロックを分周して５７６ｋＨｚのクロックを生成す
る回路に関する。
【０００２】新同期網においては１５５．５２ＭＨｚの
クロックを基本として、１９．４４ＭＨｚ、５７６ｋＨ
ｚ等の各種クロックが使用されている。またフレームパ
ルスは８ｋＨｚのクロックを使用するのが一般的であ
り、８ｋＨｚフレームパルスに同期したクロック信号で
あることが必要とされている。
クロックを基本として、１９．４４ＭＨｚ、５７６ｋＨ
ｚ等の各種クロックが使用されている。またフレームパ
ルスは８ｋＨｚのクロックを使用するのが一般的であ
り、８ｋＨｚフレームパルスに同期したクロック信号で
あることが必要とされている。
【０００３】かかる５７６ｋＨｚクロックを８ｋＨｚフ
レームパルスに同期して安定に生成する、回路規模の小
さな５７６ｋＨｚクロック生成回路が要求されている。
レームパルスに同期して安定に生成する、回路規模の小
さな５７６ｋＨｚクロック生成回路が要求されている。
【０００４】
【従来の技術】図５は従来例を説明するブロック図を示
す。図は５７６ｋＨｚクロック生成回路として位相同期
ループ（以下ＰＬＬと称する）を用いた例であり、図中
の３０、７０は分周器、４０は位相比較器、５０は低域
濾波器、６０は電圧制御発振器である。
す。図は５７６ｋＨｚクロック生成回路として位相同期
ループ（以下ＰＬＬと称する）を用いた例であり、図中
の３０、７０は分周器、４０は位相比較器、５０は低域
濾波器、６０は電圧制御発振器である。
【０００５】図において、位相比較器４０で分周器３０
と分周器７０からの出力の位相の比較を行い、その差分
出力を低域濾波器５０をとおして電圧制御発振器６０の
制御電圧として印加することにより、位相比較器４０で
位相差がなくなるように動作することにより、１９．４
４ＭＨｚクロックから５７６ｋＨｚクロックを生成して
いる。
と分周器７０からの出力の位相の比較を行い、その差分
出力を低域濾波器５０をとおして電圧制御発振器６０の
制御電圧として印加することにより、位相比較器４０で
位相差がなくなるように動作することにより、１９．４
４ＭＨｚクロックから５７６ｋＨｚクロックを生成して
いる。
【０００６】
【発明が解決しようとする課題】上述のＰＬＬを用いた
従来例では、その構成の中に低域濾波器等のアナログ回
路があるので小型化が困難である。また、アナログ回路
を用いていることから、電源電圧の変動、周囲温度の変
動等により周波数が変化することがある。
従来例では、その構成の中に低域濾波器等のアナログ回
路があるので小型化が困難である。また、アナログ回路
を用いていることから、電源電圧の変動、周囲温度の変
動等により周波数が変化することがある。
【０００７】本発明はクロック生成回路を、すべてディ
ジタル回路で構成することにより、小型で信頼度の高い
５７６ｋＨｚクロック生成回路を実現しようとする。
ジタル回路で構成することにより、小型で信頼度の高い
５７６ｋＨｚクロック生成回路を実現しようとする。
【０００８】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００は周波数１９．
４４ＭＨｚクロックを分周して、周波数５７６ｋＨｚク
ロックを生成する５７６ｋＨｚクロック生成回路であ
り、１０は周波数１９．４４ＭＨｚクロックを３３分周
および３４分周する分周回路であり、２０は８ｋＨｚフ
レームパルスに同期して分周回路１０の分周動作を制御
する制御回路であり、８ｋＨｚフレームパルスに同期し
た５７６ｋＨｚクロックを生成する。
明するブロック図である。図中の１００は周波数１９．
４４ＭＨｚクロックを分周して、周波数５７６ｋＨｚク
ロックを生成する５７６ｋＨｚクロック生成回路であ
り、１０は周波数１９．４４ＭＨｚクロックを３３分周
および３４分周する分周回路であり、２０は８ｋＨｚフ
レームパルスに同期して分周回路１０の分周動作を制御
する制御回路であり、８ｋＨｚフレームパルスに同期し
た５７６ｋＨｚクロックを生成する。
【０００９】
【作用】１９．４４ＭＨｚクロックを３３．７５分周す
ると５７６ｋＨｚクロックを得ることができる。３３．
７５分周は３３分周を１回と３４分周を３回行うことに
より実現することができる。
ると５７６ｋＨｚクロックを得ることができる。３３．
７５分周は３３分周を１回と３４分周を３回行うことに
より実現することができる。
【００１０】ここで、８ｋＨｚフレームパルスは１９．
４４ＭＨｚクロックの１／２４３０であるので、 ２４３０＝（３３＋３４×３）×１８ すなわち、１９．４４ＭＨｚクロックの３３分周を１回
と３４分周を３回の組み合わせた分周動作を１８回行う
ことにより８ｋＨｚとなる。
４４ＭＨｚクロックの１／２４３０であるので、 ２４３０＝（３３＋３４×３）×１８ すなわち、１９．４４ＭＨｚクロックの３３分周を１回
と３４分周を３回の組み合わせた分周動作を１８回行う
ことにより８ｋＨｚとなる。
【００１１】したがって、この動作を８ｋＨｚフレーム
パルスに同期させることにより、８ｋＨｚに同期した５
７６ｋＨｚクロックを生成することができる。また、８
ｋＨｚフレームパルスが入力されない場合には、カウン
タ２１、２２の出力により、分周回路１０を自己同期さ
せることにより、８ｋＨｚ周期で１９．４４ＭＨｚに同
期した５７６ｋＨｚクロックを生成することができる。
パルスに同期させることにより、８ｋＨｚに同期した５
７６ｋＨｚクロックを生成することができる。また、８
ｋＨｚフレームパルスが入力されない場合には、カウン
タ２１、２２の出力により、分周回路１０を自己同期さ
せることにより、８ｋＨｚ周期で１９．４４ＭＨｚに同
期した５７６ｋＨｚクロックを生成することができる。
【００１２】
【実施例】図２は本発明の実施例を説明する図である。
図中のカウンタ１１、１２およびＯＲ回路１３、１４で
分周回路１０を構成し、カウンタ２１、ＡＮＤ回路２
３、２４で制御回路２０を構成している。
図中のカウンタ１１、１２およびＯＲ回路１３、１４で
分周回路１０を構成し、カウンタ２１、ＡＮＤ回路２
３、２４で制御回路２０を構成している。
【００１３】８ｋＨｚフレームパルスが入力されると、
８ｋＨｚフレームパルスがＯＲ回路１４をとおしてカウ
ンタ１１、１２のロード端子Ｌに入力されロード信号と
なり初期値のロードを行う。
８ｋＨｚフレームパルスがＯＲ回路１４をとおしてカウ
ンタ１１、１２のロード端子Ｌに入力されロード信号と
なり初期値のロードを行う。
【００１４】このとき、８ｋＨｚフレームパルスはＯＲ
回路１３をとおして、カウンタ１１の入力端子ＤＡに入
力されるので、入力は「１」となり、カウンタ１１、１
２には「ＤＦ」がロードされる。
回路１３をとおして、カウンタ１１の入力端子ＤＡに入
力されるので、入力は「１」となり、カウンタ１１、１
２には「ＤＦ」がロードされる。
【００１５】この状態から１９．４４ＭＨｚクロックを
「ＦＦ」までの「３３」カウントするとカウンタ１２か
らキャリィアウトＣＯを出力し、この信号により自己ロ
ードを行う。このときは、８ｋＨｚフレームパルスは入
力されていないので、カウンタ１１の入力端子ＤＡの入
力は「０」となり、カウンタ１１、１２には「ＤＥ」が
ロードされる。
「ＦＦ」までの「３３」カウントするとカウンタ１２か
らキャリィアウトＣＯを出力し、この信号により自己ロ
ードを行う。このときは、８ｋＨｚフレームパルスは入
力されていないので、カウンタ１１の入力端子ＤＡの入
力は「０」となり、カウンタ１１、１２には「ＤＥ」が
ロードされる。
【００１６】この状態から「ＦＦ」までの「３４」カウ
ントするとカウンタ１２からキャリィアウトＣＯを出力
する。一方、カウンタ２１は８ｋＨｚフレームパルスに
より「０」がロードされた後、カウンタ１２のキャリィ
アウトＣＯをカウントすることにより、４カウント毎に
１回、ＡＮＤ回路２３、２４をとおして「１」を出力
し、カウンタ１１、１２のロード値を「ＤＦ」に設定す
る。
ントするとカウンタ１２からキャリィアウトＣＯを出力
する。一方、カウンタ２１は８ｋＨｚフレームパルスに
より「０」がロードされた後、カウンタ１２のキャリィ
アウトＣＯをカウントすることにより、４カウント毎に
１回、ＡＮＤ回路２３、２４をとおして「１」を出力
し、カウンタ１１、１２のロード値を「ＤＦ」に設定す
る。
【００１７】この動作により、３３分周と３４分周を１
回と３回の割合で行い、カウンタ１２のＱＡの出力をイ
ンバータ（以下ＩＮＶと称する）１５をとおして、反転
した出力を取り出すことにより、８ｋＨｚフレームパル
スに同期した５７６ｋＨｚクロックを出力することがで
きる。
回と３回の割合で行い、カウンタ１２のＱＡの出力をイ
ンバータ（以下ＩＮＶと称する）１５をとおして、反転
した出力を取り出すことにより、８ｋＨｚフレームパル
スに同期した５７６ｋＨｚクロックを出力することがで
きる。
【００１８】図３は本発明のその他の実施例を説明する
図である。図３は図２の構成にカウンタ２２、ＯＲ回路
２５、ＡＮＤ回路２６、２７を加えて構成したものであ
る。図３に示す構成において、８ｋＨｚフレームパルス
によりカウンタ１１、１２に「ＤＦ」をロードし、「３
３」カウント行い、次の３回は「３４」カウントを行
い、以降４回に１回「３３」カウントを行い、この動作
を繰り返すのは図２で説明したと同じである。
図である。図３は図２の構成にカウンタ２２、ＯＲ回路
２５、ＡＮＤ回路２６、２７を加えて構成したものであ
る。図３に示す構成において、８ｋＨｚフレームパルス
によりカウンタ１１、１２に「ＤＦ」をロードし、「３
３」カウント行い、次の３回は「３４」カウントを行
い、以降４回に１回「３３」カウントを行い、この動作
を繰り返すのは図２で説明したと同じである。
【００１９】ここで、８ｋＨｚフレームパルスにより初
期化され動作を開始した後、８ｋＨｚフレームパルスが
入力されなくなったものとする。カウンタ２１、２２は
カウンタ１２のキャリィアウトＣＯをカウントし、７１
カウント（実際は０から７１までの７２カウントであ
る）に達すると、ＡＮＤ回路２６から「１」が出力さ
れ、この「１」がＡＮＤ回路２７をとおってカウンタ１
１、１２、２１、２２にロード信号として入力され、且
つ、そのときのカウンタ１１のロード値を「ＤＦ」に設
定することにより、自己ロードを行う。
期化され動作を開始した後、８ｋＨｚフレームパルスが
入力されなくなったものとする。カウンタ２１、２２は
カウンタ１２のキャリィアウトＣＯをカウントし、７１
カウント（実際は０から７１までの７２カウントであ
る）に達すると、ＡＮＤ回路２６から「１」が出力さ
れ、この「１」がＡＮＤ回路２７をとおってカウンタ１
１、１２、２１、２２にロード信号として入力され、且
つ、そのときのカウンタ１１のロード値を「ＤＦ」に設
定することにより、自己ロードを行う。
【００２０】以降、以降４回に１回「３３」カウント、
４回に３回は「３４」カウントを行うことにより、１
９．４４ＭＨｚクロックから５７６ｋＨｚクロックを生
成することができる。
４回に３回は「３４」カウントを行うことにより、１
９．４４ＭＨｚクロックから５７６ｋＨｚクロックを生
成することができる。
【００２１】図４は本発明の実施例のタイムチャートを
示す。以下タイムチャートにより、動作を説明する。８
ｋＨｚフレームパルス １２５μＳごとに入力される８
ｋＨｚフレームパルスを示す。
示す。以下タイムチャートにより、動作を説明する。８
ｋＨｚフレームパルス １２５μＳごとに入力される８
ｋＨｚフレームパルスを示す。
【００２２】カウンタ１２のＣＯ カウンタ１２のキャ
リィアウトＣＯの出力タイミングを示し、８ｋＨｚフレ
ームパルスで初期化され、最初は「３３」カウントでキ
ャリィアウトＣＯを出力し、次の３回は「３４」カウン
トでキャリィアウトＣＯを出力し以降この動作を繰り返
す。
リィアウトＣＯの出力タイミングを示し、８ｋＨｚフレ
ームパルスで初期化され、最初は「３３」カウントでキ
ャリィアウトＣＯを出力し、次の３回は「３４」カウン
トでキャリィアウトＣＯを出力し以降この動作を繰り返
す。
【００２３】カウンタ２１、２２の出力 カウンタ２
１、２２の出力を１６進で示したものであり、「００」
から「４７（１０進の７１）」までの７２カウントを繰
り返し行っている。
１、２２の出力を１６進で示したものであり、「００」
から「４７（１０進の７１）」までの７２カウントを繰
り返し行っている。
【００２４】 ＡＮＤ回路２３の出力であり、４回に
１回出力される。 ＡＮＤ回路２７の出力の自己ロード信号を示し、８
ｋＨｚフレームパルスが入力されない場合でも、この信
号により自己ロードを行い動作を継続する。
１回出力される。 ＡＮＤ回路２７の出力の自己ロード信号を示し、８
ｋＨｚフレームパルスが入力されない場合でも、この信
号により自己ロードを行い動作を継続する。
【００２５】Ａ〜Ｍは上記の時間軸を拡大して記したも
のである。 Ａ １９．４４ＭＨｚクロックを示す。 Ｂ ８ｋＨｚフレームパルスを示す。
のである。 Ａ １９．４４ＭＨｚクロックを示す。 Ｂ ８ｋＨｚフレームパルスを示す。
【００２６】Ｃ〜Ｆ ８ｋＨｚフレームパルスで初期化
された後、カウントアップを行うカウンタ１１の出力Ｑ
Ａ〜ＱＤを示す。 Ｇ〜Ｈ ８ｋＨｚフレームパルスで初期化された後、カ
ウントアップを行うカウンタ１２の出力ＱＡ、ＱＢを示
す。
された後、カウントアップを行うカウンタ１１の出力Ｑ
Ａ〜ＱＤを示す。 Ｇ〜Ｈ ８ｋＨｚフレームパルスで初期化された後、カ
ウントアップを行うカウンタ１２の出力ＱＡ、ＱＢを示
す。
【００２７】Ｉ カウンタ１２のキャリィアウトＣＯを
示し、この信号により、カウンタ１１、１２には初期値
のロードが行われる。 Ｊ カウンタ２１、２２の１６進の出力を示す。
示し、この信号により、カウンタ１１、１２には初期値
のロードが行われる。 Ｊ カウンタ２１、２２の１６進の出力を示す。
【００２８】Ｋ ＡＮＤ回路２３の出力を示す。（上記
のと同じである。） Ｌ ＡＮＤ回路２７の出力を示す。（上記のと同じで
ある。） Ｍ カウンタ１２の出力ＱＡをＩＮＶ１５で反転した出
力であり、５７６ｋＨｚクロックとなる。
のと同じである。） Ｌ ＡＮＤ回路２７の出力を示す。（上記のと同じで
ある。） Ｍ カウンタ１２の出力ＱＡをＩＮＶ１５で反転した出
力であり、５７６ｋＨｚクロックとなる。
【００２９】
【発明の効果】本発明によれば、分周カウンタの初期値
を制御することにより、３３分周と３４分周とを１：３
の割合で実行するので、ジッタを平準化した５７６ｋＨ
ｚクロック生成回路を実現することができる。
を制御することにより、３３分周と３４分周とを１：３
の割合で実行するので、ジッタを平準化した５７６ｋＨ
ｚクロック生成回路を実現することができる。
【００３０】さらに、すべての回路をディジタル化して
いるので、従来例に示したような、低域濾波器等のアナ
ログ回路がなくなり、小型化することができる。
いるので、従来例に示したような、低域濾波器等のアナ
ログ回路がなくなり、小型化することができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明のその他の実施例を説明する図
【図４】 本発明の実施例のタイムチャート
【図５】 従来例を説明するブロック図
５７６ｋＨｚクロック生成回路 １０ 分周回路 １１、１２、２１、２２ カウンタ １３、１４、２５ ＯＲ回路 １５ インバータ ２０ 制御回路 ２３、２４、２６、２７ ＡＮＤ回路 ３０、７０ 分周器 ４０ 位相比較器 ５０ 低域濾波器 ６０ 電圧制御発振器
Claims (2)
- 【請求項１】 周波数１９．４４ＭＨｚクロックを分周
して、周波数５７６ｋＨｚクロックを生成する５７６ｋ
Ｈｚクロック生成回路（１００）であって、 周波数１９．４４ＭＨｚクロックを３３分周および３４
分周する分周回路（１０）と、 ８ｋＨｚフレームパルスに同期して、前記分周回路（１
０）の分周動作を制御する制御回路（２０）とを備え、 ８ｋＨｚフレームパルスに同期した５７６ｋＨｚクロッ
クを生成することを特徴とする５７６ｋＨｚクロック生
成回路。 - 【請求項２】 前項記載の５７６ｋＨｚクロック生成回
路（１００）において、 前記分周回路（１０）の動作回数をカウントするカウン
タ（２１、２２）を設け、 ８ｋＨｚフレームパルスにが入力されない場合には、前
記カウンタ（２１、２２）の出力により、前記分周回路
（１０）を自己同期させ、８ｋＨｚ周期で１９．４４Ｍ
Ｈｚクロックに同期した５７６ｋＨｚクロックを生成す
ることを特徴とする請求項１記載の５７６ｋＨｚクロッ
ク生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205815A JPH0653952A (ja) | 1992-08-03 | 1992-08-03 | ５７６ｋＨｚクロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205815A JPH0653952A (ja) | 1992-08-03 | 1992-08-03 | ５７６ｋＨｚクロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653952A true JPH0653952A (ja) | 1994-02-25 |
Family
ID=16513162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205815A Withdrawn JPH0653952A (ja) | 1992-08-03 | 1992-08-03 | ５７６ｋＨｚクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130745A (en) * | 1988-10-07 | 1992-07-14 | Eastman Kodak Company | Film information exchange system using dedicated magnetic tracks on film |
-
1992
- 1992-08-03 JP JP4205815A patent/JPH0653952A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130745A (en) * | 1988-10-07 | 1992-07-14 | Eastman Kodak Company | Film information exchange system using dedicated magnetic tracks on film |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |