JPS62107338A - 制御メモリ誤り訂正制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置だおけるマイクロプログラム制御
装置に関し、特に訂正可能なエラーの検出、訂正動作を
行なうと共にエラー検出時に演算回路の動作を抑止する
機能を備える制御メモリの誤シ訂正制御方式に関する。

〔従来の技術〕

従来この種の制御メモリ誤り訂正制御方式では。

マイクロ命令の全フィードに対して訂正可能エラーを検
出し、エラーが検出されたクロックサイクルでマイクロ
命令レジスタの更新を抑止すると同時に演算回路の動作
を抑止する構成となっている。

〔発明が解決しようとする問題点〕

ところで、上述した制御メモリ誤り訂正制御方式の場合
、マイクロ命令の全フィールドに対して訂正エラーを検
出し、エラーが検出されたクロックサイクルで演算回路
の動作を抑止するための動作抑止信号を送出している。

ところが、この場合、演算回路に対する動作抑止信号は
その時間遅れが犬となシ（一般的に演算回路はマイクロ
プログラム制御装置から物理的に離れているため）、そ
の結果、マイクロプログラム制御装置のクロックサイク
ルが制限されるという問題点がある。

〔問題点を解決するための手段〕

本発明による制御メモリ誤シ訂正制御方式は制御メモリ
から読み出され、マイクロ命令レジスタにセットされた
マイクロ命令に対応するアドレスをセットするアｒレス
セーブレジスタと、マイクロ命令レジスタの内容によっ
て制御される演算回路から送出される分岐アドレス情報
をセットすＺ。

分岐アドレスセープレノスタとを備えており、マイクロ
命令レジスタの次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると、エラ
ーを検出したクロックサイクルでマイクロ命令レジスタ
の更新を抑止すると同時にエラー訂正シーケンスを実行
し、１クロツクサイクル遅れた信号で演算回路の動作を
抑止する信号を発生し、上記のエラーの訂正完了後、ア
ドレスセープレジスタト分岐アドレスセーブレノスタの
内容に基づいてマイクロ命令レジスタを更新し、演算回
路に対する動作抑止信号を解除して。

動作を再開させるようにしたことを特徴とする。゛〔実
施例〕 以下本発明について実施例によって説明する。

第１図は本発明の一実施例の構成を示す図である。

第１図を参照して、マイクロプログラム制御装置は制御
メモリ１．マイクロ命令レジスタ２゛、工　”ジー検出
訂正回路３．抑止信号発生回路４及び５゜分岐アｒレス
セーブレノスタフ、アドレスセーブレジスタ８．＋ｌカ
ウンタ９．インクリメントアドレスレジスタ１０．リタ
ーンアドレスレジスタ１１、リターンアドレススタッフ
１２．アドレス選択回路１３．リターンアドレス選択回
路１４゜・選択回路１５．制御回路１６を備えている。

制御メモリ１に格納されるマイクロ命令に対してハミン
グコーＰによるエラー訂正コードが附与され、このエラ
ー訂正コードが附与された状態で制御メモリ１にマイク
ロ命令が格納されている。

そして、制御メモリ１から読み出されたマイクロ命令は
マイクロ命令レジスタ２にセントされる。

このマイクロ命令には次アドレス情報が含まれており、
マイクロ命令レジスタ２の内容によってリターンアドレ
スレジスタ１１及びリターンアドレススタック１２の更
新と、リターンアドレス選択回路１４の制御とが行なわ
れ、さらにマイクロ命令レジスタ２の内容によって次に
実行するマイクロ命令のアドレスを決定する制御回路１
６によって制御されるアドレス選択回路１３からのアド
レス情報と後述の分岐アドレス情報とによって制御メモ
リ１のアドレスソースが決定され、制御メモリ１から次
々とマイクロ命令が読み出される。

エラー検出訂正回路３によってマイクロ命令レジスタ２
にセットされたデータに訂正可能なエラーが検出される
と、抑止信号発生回路５からの抑止信号によって演算回
路６の動作が抑止され、一方、エラー検出訂正回路３に
よりマイクロ命令レジスタ２のエラーを訂正した後、抑
止信号が解除される。この場合、演算回路６に送出され
る動作抑止信号は演算回路６の動作を制御するフイール
ドに限定し１時間遅れ全最小限に保つようにしてｈる。

即ち、エラー検出訂正回路３で演算回路６の動作を制御
するフィールドで訂正可能なエラーが検出されると、抑
止信号発生回路４及び５から抑止信号が送出され、エラ
ーを検出したりａツクサイクルで演算回路６及びマイク
ロ命令レジスタ２゜分岐アドレスセーブレジスタフ１ア
ドレスセープレソスタ８．インクリメントアドレスレジ
スタ１０、リターンアドレスレジスタ１１１　Ｕターン
アドレススタック１２の更新を抑止し、エラー検抑止信
号を解除する。

一方、マイクロ命令の次アドレス情報とエラー訂正コー
ドとを含むフィールドで、エラー検出訂正回路３によシ
訂正可能エラーが検出されると。

抑止信号発生回路４及び５から抑止信号が送出され、エ
ラーを検出したクロックサイクルでマイクロ命令レジス
ジ２９分岐アドレスセーブレジスタ７１アドレスセーブ
レジスタ８．インクリメントアドレスレジスタ１０．リ
ターンアドレスレジスタ１１．リターンアドレススタッ
ク１２の更新が抑止され、１クロツクサイクル遅れて（
１クロツクサイクル遅れた信号で）、演算回路６の更新
が抑止される。

ところで、上述のように１クロツクサイクル遅れた信号
で演算回路６の更新を抑止するので、演算回路６が分岐
命令更新時に、処理の結果により指示される分岐アドレ
ス情報が失なわれる場合がある。従って演算回路６での
処理が正常に行われて分岐命令が実行される場合には９
選択回路１５は演算回路６からの分岐アト°レスを選択
する。一方、演算回路６で分岐命令が実行された直後の
マイクロ命令において、エラーが検出されると１選択回
路１５は分岐アドレスセーブレジスタ７を選択スる。そ
してアドレスセーブレジスタ８と分岐アドレスセーブレ
ジスタ７との内容に基づいてマイクロ命令レジスタ２を
更新して、演算回路６に対する動作抑止信号を解除し、
動作を再閉させる。

〔発明の効果〕

以上説明したように本発明ではマイクロ命令の演算回路
を制御するフィールド９で訂正可能エラーが検出された
ときには演算回路に対する動作抑止信号をエラーが検出
されたクロックサイクルで送出し、マイクロ命令の次ア
ドレス情報とエラー訂正コードを含むフィールドで訂正
可能エラーが検出されたときにはエラーが検出されたク
ロックサイクルより１クロツクサイクル遅れたタイミン
グで演算回路に対する動作抑止信号を送出するようにし
たから、動作抑止信号の時間遅れを最小限に抑えること
ができ、従ってマイクロプログラム制御装置のクロック
サイクルが制限されることが少ない。

【図面の簡単な説明】 第１図は本発明の一実施例を示す構成図である。 １・・・制御メモリ、２・・・マイクロ命令レジスタ。 ３・・・エラー訂正回路、４・・・抑止信号発生回路、
５・・・抑止信号発生回路、６・・・演算回路、７・・
・分岐セーブレジスタ、８・・・アドレスセーブレジス
タ、９・・・＋１カタンタ、１０・・・インクリメント
アドレスレジスタ、１１・・・リターンアドレスレジス
タ。 １２・・・リターンアドレススタック、１３・・・アド
レス選択回路。 ７　゛−

Claims (1)

【特許請求の範囲】
1. １、マイクロ命令を格納する制御メモリと、該制御メモ
   リから読み出されたデータがセットされるマイクロ命令
   レジスタと、該マイクロ命令レジスタの内容によって動
   作する演算回路と、前記マイクロ命令レジスタの内容に
   よって次に実行するマイクロ命令のアドレスを決定する
   制御回路と、前記制御メモリに格納されるマイクロ命令
   にエラー訂正コードを附与して格納すると共に前記マイ
   クロ命令レジスタにセットされた内容に基づいてエラー
   検出及び訂正を行い、訂正したマイクロ命令を前記マイ
   クロ命令レジスタにセットするエラー検出訂正回路と、
   該エラー検出訂正回路で訂正可能なエラーが検出される
   と、前記演算回路の動作を抑止する信号を発生する抑止
   信号発生手段とを備えるマイクロプログラム制御のデー
   タ処理装置において、前記マイクロ命令レジスタにセッ
   トされたマイクロ命令に対応するアドレスをセットする
   アドレスセーブレジスタと、前記演算回路から送出され
   る分岐アドレス情報をセットする分岐アドレスセーブレ
   ジスタとを有し、マイクロ命令の次アドレス情報とエラ
   ー訂正コードとを含むフィールドで訂正可能なエラーが
   検出されると、該エラーを検出したクロックサイクルで
   前記マイクロ命令レジスタの更新を抑止すると同時にエ
   ラー訂正シーケンスを実行し、１クロックサイクル遅れ
   て前記演算回路の動作を抑止する信号を発生し、エラー
   訂正完了後、前記アドレスセーブレジスタと分岐アドレ
   スセーブレジスタの内容に基づいて、前記マイクロ命令
   レジスタを更新して、前記演算回路に対する抑止信号を
   解除することにより動作を再開するようにしたことを特
   徴とする制御メモリ誤り訂正制御方式。