JPH0654864B2 - 信号遅延回路 - Google Patents

信号遅延回路

Info

Publication number
JPH0654864B2
JPH0654864B2 JP63318673A JP31867388A JPH0654864B2 JP H0654864 B2 JPH0654864 B2 JP H0654864B2 JP 63318673 A JP63318673 A JP 63318673A JP 31867388 A JP31867388 A JP 31867388A JP H0654864 B2 JPH0654864 B2 JP H0654864B2
Authority
JP
Japan
Prior art keywords
circuit
channel
node
voltage
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63318673A
Other languages
English (en)
Other versions
JPH01206722A (ja
Inventor
アルバート・マンヒ・チユ
ウイリアム・ロバート・グリフイン
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH01206722A publication Critical patent/JPH01206722A/ja
Publication of JPH0654864B2 publication Critical patent/JPH0654864B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00215—Layout of the delay element using FET's where the conduction path of multiple FET's is in parallel or in series, all having the same gate control

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Networks Using Active Elements (AREA)

Description

【発明の詳細な説明】 A. 産業上の利用分野 本発明は電界効果トランジスタ（ＦＥＴ）遅延回路、具
体的にはシリコンのような半導体基板中に形成できる集
積回路型の相補型金属酸化物半導体（ＣＭＯＳ）ＦＥＴ
遅延回路に関する。
B. 従来技術 時として、高速回路オフチツプ・ドライバのスイツチン
グのスキユーなどの理由によつて生ずる競合条件といつ
たタイミングを配慮して、２進論理信号のような信号を
遅延することが望まれる。
遅延信号発生回路は従来一般に知らている。一つの型の
信号遅延回路は基本的な抵抗器・キヤパシタ回路即ちＲ
Ｃ回路である。この型の遅延回路はたとえば米国特許第
４４３０５８７号及び米国特許第４５１６３１２号に開
示されている。他の一般に知られている型の遅延回路は
たとえば米国特許第４４７６４０１号及び米国特許第４
７０００８９号に開示されているような反転回路もしく
は一連の反転回路によつて実現されたものである。さら
に一般に知られている型の遅延回路は米国特許第４３８
８５８８号に開示されている、ＮチヤネルＦＥＴもしく
はＮＭＯＳ技術で具体化され、ブートストラツプ動作及
びデプレツシヨン装置を使用するものである。さらに信
号遅延回路として設計されたものではないが、米国特許
第４５１１８１４号はバス・ゲート、具体的には信号が
入力端子から出力端子に通過するための並列に接続され
たＣＭＯＳトランジスタを有する回路を開示している。
C. 発明が解決しようとする問題点 本発明の目的は、半導体基板もしくはチツプ上の最小の
表面積及び最小の電力を使用し、しかもテスト可能性の
心配を減少した、選択可能な及び種々の時間遅延量に拡
張できる改良信号遅延回路を与えることにある。
D. 問題点を解決するための手段 本発明に従い、互いに並列に接続された第１及び第２の
回路を含む遅延回路が与えられる。第１の回路は、直列
に接続された第１及び第２のトランジスタを有し、第２
の回路は、直列に接続された第３及び第４のトランジス
タを有する。第１及び第２のトランジスタは好適には、
第１の導電型のＭＯＳ ＦＥＴであり、実施例では、第
１図に関連して、それぞれ、参照番号１２及び１４で参
照される。第３及び第４のトランジスタは、好適には、
該第１の導電型とは逆の第２の導電型のＭＯＳ ＦＥＴ
であり、実施例では、第１図に関連して、それぞれ、参
照番号１８及び２０で参照される。
さらに、第５及び第６のトランジスタが、第１の回路
の、第１のトランジスタと第２のトランジスタの間の共
通点と、第２の回路の、第３のトランジスタと第４のト
ランジスタの間の共通点の間に接続される。第５及び第
６のトランジスタは、互いに逆の導電型であって、好適
にはどちらもＭＯＳ ＦＥＴであり、実施例では、第１
図に関連して、それぞれ、参照番号２２及び２４で参照
される。
第１〜６のトランジスタの制御電極には、入力端子が直
接接続されるが、第１の回路及び第２の回路の上記入力
端子側の端子と上記入力端子の間には、入力端子の反転
信号を第１の回路及び第２の回路の上記入力端子側の端
子に入力するように、反転回路が配置される。この反転
回路は、実施例では、第１図に関連して、参照番号２６
で参照される。
E. 実施例 第１図を参照すると、本発明のＣＭＯＳ ＦＥＴ遅延回
路の好ましい実施例の回路図が示されている。ＣＭＯＳ
技術で製造されるこの回路は対角線がその中に引かれた
長方形及びこれに隣接するゲート電極によつて示された
ＰチヤネルＦＥＴと対角線のない長方形及びこれに隣接
するゲート電極によつて示されたＮチヤネルＦＥＴを有
する。
第１図に示した本発明のＣＭＯＳ ＦＥＴ遅延回路は、
第１のノードＡと出力端子▲▼間に接続された夫
々Ｐチヤネル型の第１及び第２のＦＥＴ１２及び１４を
有する第１の直列回路１０、第１のノードＡと出力端子
▲▼間に接続された夫々Ｎチヤネル型の第３及び
第４のＦＥＴ１８及び２０を有する第２の直列回路を含
む。第２のノードＢは第３と第４のＦＥＴ１８と２０間
の共通点に存在し、第３のノードＣは第１と第２のＦＥ
Ｔ１２と１４間に存在する。Ｐチヤネル型の第５のＦＥ
Ｔ２２がノードＢとノードＣ間に接続されていて、Ｎチ
ヤネル型の第６のＦＥＴ２４が又ノードＢとノードＣ間
に接続されている。
Ｐ＋であることが好ましいＰ型拡散部分がＰチヤネルＦ
ＥＴ１２、１４、２２のソース／ドレイン領域としてＰ
で示されており、Ｎ＋であることが好ましいＮ型拡散部
分がＮチヤンネルＦＥＴ１８、２０及び２４のソース／
ドレイン領域としてＮで示されている。これ等について
は以下詳細に説明する。
入力端子ＩＮはＦＥＴ１２、１４、１８、２０、２２及
び２４の制御電極の各々に接続され、２進論理信号のよ
うな入力信号を受取る。一般に知られているＣＭＯＳ型
のものであることが好ましい反転回路２６が入力端子Ｉ
Ｎと第１のノードＡ間に接続されている。
第２図にはＰ導電型のシリコン基板２８を通した、第１
図に示したＰチヤネルＦＥＴ１２及び１４並びにＮチヤ
ネルＦＥＴ１８及び２０の断面図が示されている。第１
図の素子に対応する第２図の素子には同一の参照文字が
与えられている。第２図に示したように基板２８はＮ型
の井戸３０を有し、その表面上には２酸化シリコンの薄
層３２が存在する。一般に知られているようにＮ型の井
戸の端にはくぼんだ酸化物領域ＲＯＸが配置され、Ｎ型
井戸を基板の他の部分からアイソレートしている。第２
図から明らかなように、第１及び第２のＦＥＴ１２及び
１４はＮ型井戸中に形成されている。ＦＥＴ１２はソー
ス／ドレイン領域のＰ型拡散部分Ｐを含み、Ｎ型井戸３
０と、キヤパシタＣ１及びＣ２で示した容量性接合即ち
Ｐ−Ｎ接合を形成している。ＦＥＴ１４はソース／ドレ
イン領域のＰ型拡散部分Ｐを含み、Ｎ型井戸３０と、キ
ヤパシタＣ３並びにＦＥＴ１２及び１４の両方に共通で
あるキヤパシタＣ２として示された容量性の接合即ちＰ
Ｎ接合を形成している。ＦＥＴ１２及び１４の制御即ち
ゲート電極はＧで示されている。一般に知られているよ
うにＰ型拡散に使用する不純物はホウ素でよい。
ＮチヤネルＦＥＴ１８及び２０はＮ型井戸３０の外部の
基板２８の表面に形成されている。ＦＥＴ１８はソース
／ドレイン領域のＮ型拡散部分Ｎを含み、Ｐ型シリコン
基板２８と、キヤパシタＣ４及びＣ５で示した容量性の
即ちＰＮ接合を形成している。ＦＥＴ２０はソース／ド
レイン領域のＮ型拡散部分を含み、Ｐ型シリコン基板２
８と、キヤパシタＣ６並びにＦＴＥ１８及び２０の両方
に共通なキヤパシタＣ５として示された容量性の即ちＰ
Ｎ接合を形成している。ＦＥＴ１８及び２０の制御即ち
ゲート電極はＧで示されている。一般に知られているよ
うに、Ｎ型拡散に使用する不純物はヒ素もしくはリンで
よい。
同じく一般に知られているように、ＦＥＴ１２、１４、
１８及び２０のソース／ドレイン領域間の半導体基板の
表面にあるゲート電極の下の領域はチヤネル領域であ
り、このチヤネル領域が反転した時に、ノードＡと端子
▲▼間に導電路を与える。従つて、ＰチヤネルＦ
ＥＴ１２及び１４がオンになる時は第２図から明らかな
ようにＰチヤネルＦＥＴ１２及び１４を含む、Ｒ１とし
て示された抵抗路を通して電流がノードＡと出力端子▲
▼間に流れる。ＮチヤネルＦＥＴ１８及び２０が
オンになる時は、ＮチヤネルＦＥＴ１８及び２０を含
む、Ｒ２として示された抵抗路を通してノードＡと出力
端子▲▼間に電流が流れる。
本発明の動作を理解するために、第１図の回路図及び第
２図の断面図とともに、第３図に示したパルス・プログ
ラムを参照されたい。時間に対して入力端子ＩＮ、出力
端子▲▼並びにノードＡ、Ｂ及びＣの電圧をプロ
ツトした第３図のグラフから明らかなように、入力端子
ＩＮの電圧が０ボルトにある時はノードＡ、Ｂ及びＣ並
びに端子▲▼の電圧はＶｄｄ即ち５ボルトにあ
る。それは遅延回路のこれ等の各点が反転回路２６の出
力に接続されているからである。時刻ｔ０で電圧ＩＮが
Ｖｄｄに向つて上昇し始め、時刻ｔ１で反転回路２６の
近似スイツチ点であるＶdd／２に達する時は反転回路２
６の出力、即ちノードＡの電圧は反転回路２６を通つて
ノードＡが放電するために降下し始める。ノードＡの電
圧が降下中でＮチヤネルＦＥＴ１８及び２０の制御電極
の電圧が上昇中であるので、ＦＥＴ１８のターン・オン
によりノードＢの電圧も又降下し始める。ノードＢの電
圧が降下を続け、入力端子ＩＮの電圧が上昇を続ける
と、ＮチヤネルＦＥＴ２０及び２４がオンになり、第３
図に示したように出力端子▲▼及びノードＣの電
圧が降下する。時刻ｔ２で出力端子▲▼の電はＶ
dd／２迄降下し、入力端子ＩＮから出力端子▲▼
迄の信号の遅延はt2−t1に等しくなる。その後出力端子
▲▼の電圧は時刻ｔ３で０ボルトに降下し、この
時入力端子ＩＮの電圧はＶｄｄボルトにある。
時刻ｔ４で、入力端子ＩＮの電圧が０ボルトに向つて降
下し始め、時刻ｔ５でＶdd／２になる。時刻ｔ５で、ノ
ードＡの電圧は反転回路２６から受取る電荷のために上
昇し始める。ノードＡの電圧が上昇し、入力端子ＩＮの
電圧が降下すると、ＰチヤネルＦＥＴ１２がオンにな
り、ノードＣを充電し始める。ノードＣに蓄積される電
荷により、ＰチヤネルＦＥＴ１４及び２２がオンに転
じ、出力端子▲▼及びノードＢを充電し始める。
時刻ｔ６で出力端子の電圧がＶdd／２の値に達し、時刻
ｔ７で出力電圧はＶddの全パワーの電源電圧となる。
回路、特にＰチヤネルＦＥＴ１４及び２２の特性に依存
して、ノードＢの電圧は出力端子▲▼の電圧より
も早くもしくは遅く、あるいはこれと同時に上昇できる
ことに注意されたい。同じく、回路特にＮチヤネルＦＥ
Ｔ２０及び２４の特性に依存して、ノードＣの電圧は時
刻ｔ１とｔ３間で出力端子▲▼の電圧よりも早く
もしくは遅く降下させることができる。さらに出力電圧
の降下遅延と上昇遅延は、もし望まれるならば単に２つ
の異なる経路中のＦＥＴの特性を変えること、即ちＰチ
ヤネルＦＥＴ１２及び１４を含む直列回路中の抵抗路Ｒ
１とキヤパシタＣ１、Ｃ２及びＣ３によつて発生される
ＲＣ時定数をＮチヤネルＦＥＴ１８及び２０を含む直列
回路中の低航路Ｒ２とキヤパシタＣ４、Ｃ５及びＣ６に
よつて発生されるＲＣ時定数と異なるようにすることに
よつて等しくなくすることができる。又ＰチヤネルＦＥ
Ｔ２２及びＮチヤネルＦＥＴ２４を加えると、夫々ノー
ドＢとノードＣにキヤパシタンスが加えられるのでノー
ドＡと出力端子▲▼間の２つの経路のキヤパシタ
ンスを著しく増大できることに注意されたい。さらにＦ
ＥＴ２２及び２４を使用することによつて、夫々ノード
Ｃ及びＢはリセツトでき、次の信号の遷移部分で最大の
遅延を保証することができる。キヤパシタＣ１、Ｃ２、
Ｃ３、Ｃ４、Ｃ５及びＣ６のような回路のキヤパシタの
キヤパシタンス値並びに抵抗器Ｒ１及びＲ２の抵抗値は
基板中、特にソース／ドレイン領域中の不純物の濃度を
変えるだけではなく種々の不純物を使用すること、もし
くは回路中の種々の素子の寸法を変ること、たとえば異
なるベータ比、即ちトランジスタのチヤネル幅の長さに
対する比を変更することによつて変更できる。従つて、
もし必要ならば、出力端子における信号もしくは電圧の
上昇遅延は降下遅延の値よりも長くもしくは短くできる
か、あるいは互に等しくできる。即ち第３図に示したト
ランジスタの実効スイツチ点である電圧レベルＶdd／２
で測つた上昇遅延t6−t5は降下遅延t3−t1に等しくする
ことができる。
本発明の原理に従い、遅延時間をより長くするだけでな
く非反転型の遅延回路を与えるためには、第４図に示し
た実施例が使用できる。第４図の回路で第１図の回路の
素子と同じ素子は同じ参照文字で識別されている。第４
図の信号遅延回路はノードＡと出力端子▲▼間に
接続されたＰチヤネルＦＥＴ１２及び１４並びにＰチヤ
ネルＦＥＴ１２′及び１４′を有する第１の直列回路１
０′と同じくノードＡと出力端子▲▼間に接続さ
れたＮチヤネルＦＥＴ１８及び２０並びに追加のＮチヤ
ネルＦＥＴ１８′及び２０′を有する第２の直列回路１
６′を含む。ノードＢ′はＮチヤネルＦＥＴ２０と１
８′の間の共通点にあり、ノードＢ″はＮチヤネルＦＥ
Ｔ１８′と２０′の間の共通点にある。ノードＣ′はＰ
チヤネルＦＥＴ１４と１２′の間の共通点にあり、ノー
ドＣ″はＰチヤネルＦＥＴ１２′と１４′の合の共通点
にある。ＰチヤネルＦＥＴ２２′はノードＢ′とＣ′の
間に接続され、ＮチヤネルＦＥＴ２４′がノードＢ′と
Ｃ′の間に接続されている。ＰチヤネルＦＥＴ２２″は
ノードＢ″とＣ″の間に接続され、ＮチヤネルＦＥＴ２
４″が同じくノードＢ″とＣ″の間に接続されている。
第４図の信号遅延回路は又ノードＡに接続された入力及
び端子ＩＮ′に接続された出力を有する第２の反転回路
２６′を含む。端子ＩＮ′がノードＡと出力端子▲
▼間に接続されたＦＥＴの各々の制御即ちゲート電極
に接続されている。これ等の制御電極を入力端子ＩＮで
なく第２の反転回路２６′の出力に接続することによつ
てより高い駆動電圧が与えられる。出力端子ＯＵＴに接
続された入力及び出力端子▲▼に接続された出力
を有する第３の反転回路２６″が与えられていて非反転
出力信号が発生されている。もしさらに長い遅延時間が
必要になる時は、ノードＡと出力端子▲▼間に本
発明の原理に従う追加の遅延段を挿入できることは明ら
かであろう。
第４図の回路は、回路のＲＣ時定数を増大するための追
加の段が与えられている点を除き、第１図の回路と同じ
ように動作する。
本発明の信号遅延回路は、出力端子▲▼を充電す
るためにＰチヤネルＦＥＴを、出力端子▲▼を放
電するためにＮチヤネルＦＥＴを使用することから全電
源電圧Ｖｄｄと接地電圧の間でスイングする出力電圧を
与えることに注意されたい。
以上単位遅延当り唯一つ反転回路を必要とし、最小のス
イツチング電力、即ち５０％に達しない程度の電力を使
用し、信号遅延回路中のＣＭＯＳトランジスタの配列に
よつて遅延の単位時間（ナノ秒）当り半導体基板の極く
せまい表面積内に、単位面積当り２倍の遅延を与える信
号遅延回路が開示された。さらに自動設計環境に極めて
有用な本発明の遅延回路は、唯一つの経路、即ちＮチヤ
ネル装置の経路もしくはＰチヤネル装置の経路があるサ
イクル中に導通して、より故障検出が容易な機構を与え
るのでテスト可能性の心配が減少し、所望の遅延間隔を
与えるために容易に拡張可能である。又本発明の遅延回
路は入力信号の上昇遅延と降下遅延間で非対照的な遅延
を実現できるという柔軟性を有する。
F. 発明の効果 本発明に従えば、半導体基板もしくはチツプ上の最小の
面積及び最小の電力を使用し、しかもテスト可能性の心
配を減少した、選択可能な及び種々の時間遅延量に拡張
できる改良信号遅延回路が与えられる。
【図面の簡単な説明】
第１図は本発明の好ましい実施例の遅延回路の図であ
る。 第２図は第１図の回路のＰチヤネルＦＥＴの第１の直列
回路及びＮチヤネルＦＥＴの第２の直列回路を含むシリ
コン基板を通して見た断面図である。 第３図は第１図の回路中の種々の点もしくはノードの電
圧を時間に対してプロツトしたパルス・プログラムの図
である。 第４図は追加のバツフア及び段を有し、非反転出力遅延
信号を与える第１図と類似の遅延回路の図である。 １０……第１の直列回路、１２、１４、２２……Ｐチヤ
ネルＦＥＴ、１６……第２の直列回路、１８、２０、２
４……ＮチヤネルＦＥＴ、２６……反転回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】(a) 入力端子と、 (b) 出力端子と、 (c) 上記入力端子と上記出力端子の間に互いに並列に接
    続された第１及び第２の回路であって、該第１の回路
    は、直列に接続された第１の通電型の第１及び第２のＭ
    ＯＳ型ＦＥＴトランジスタを有し、該第２の回路は、直
    列に接続され、該第１の導電型とは逆の第２の導電型の
    第３及び第４のＭＯＳ型ＦＥＴトランジスタを有するも
    のである、第１及び第２の回路と、 (d) 上記第１及び第２のＭＯＳ型ＦＥＴトランジスタの
    間の共通点から上記第３及び第４のＭＯＳ型ＦＥＴトラ
    ンジスタの間の共通点へ接続された、上記第１の導電型
    の第５のＭＯＳ型ＦＥＴトランジスタと、 (e) 上記第１及び第２のＭＯＳ型ＦＥＴトランジスタの
    間の共通点から上記第３及び第４のＭＯＳ型ＦＥＴトラ
    ンジスタの間の共通点へ接続された、上記第２の導電型
    の第６のＭＯＳ型ＦＥＴトランジスタと、 (f) 上記第１〜第６のＭＯＳ型ＦＥＴトランジスタの制
    御電極に、上記入力端子に入力される信号の印加する手
    段と、 (g) 上記第１の回路及び上記第２の回路の上記入力端子
    側の端子と上記入力端子の間に接続され、上記入力端子
    に入力される信号を反転して上記第１の回路及び上記第
    ２の回路の上記入力端子側の端子に入力する反転回路と
    を具備する、 信号遅延回路。
JP63318673A 1987-12-30 1988-12-19 信号遅延回路 Expired - Lifetime JPH0654864B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/139,551 US4812688A (en) 1987-12-30 1987-12-30 Transistor delay circuits
US139551 2002-05-06

Publications (2)

Publication Number Publication Date
JPH01206722A JPH01206722A (ja) 1989-08-18
JPH0654864B2 true JPH0654864B2 (ja) 1994-07-20

Family

ID=22487223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63318673A Expired - Lifetime JPH0654864B2 (ja) 1987-12-30 1988-12-19 信号遅延回路

Country Status (4)

Country Link
US (1) US4812688A (ja)
EP (1) EP0322577B1 (ja)
JP (1) JPH0654864B2 (ja)
DE (1) DE3881855T2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926074A (en) * 1987-10-30 1990-05-15 North American Philips Corporation Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor
US4897563A (en) * 1988-08-01 1990-01-30 Itt Corporation N-way MMIC redundant switch
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7956421B2 (en) * 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US11683029B1 (en) * 2022-01-18 2023-06-20 Nxp B.V. Charge injection protection devices and methods for input/output interfaces

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986043A (en) * 1974-12-20 1976-10-12 International Business Machines Corporation CMOS digital circuits with active shunt feedback amplifier
JPS5648715A (en) * 1979-09-28 1981-05-02 Nec Corp Delay signal generating circuit
JPS5772429A (en) * 1980-10-22 1982-05-06 Toshiba Corp Semiconductor integrated circuit device
JPS57133712A (en) * 1981-02-12 1982-08-18 Fujitsu Ltd Constituting method of delay circuit in master slice ic
JPS5894232A (ja) * 1981-11-30 1983-06-04 Toshiba Corp 半導体アナログスイッチ回路
US4430587A (en) * 1982-01-13 1984-02-07 Rockwell International Corporation MOS Fixed delay circuit
JPS58184822A (ja) * 1982-03-31 1983-10-28 Fujitsu Ltd 入力回路
US4473761A (en) * 1982-04-23 1984-09-25 Motorola, Inc. Solid state transmission gate
US4476401A (en) * 1983-01-31 1984-10-09 Motorola, Inc. Write strobe generator for clock synchronized memory
US4508983A (en) * 1983-02-10 1985-04-02 Motorola, Inc. MOS Analog switch driven by complementary, minimally skewed clock signals
US4700089A (en) * 1984-08-23 1987-10-13 Fujitsu Limited Delay circuit for gate-array LSI
US4694205A (en) * 1985-06-03 1987-09-15 Advanced Micro Devices, Inc. Midpoint sense amplification scheme for a CMOS DRAM

Also Published As

Publication number Publication date
EP0322577A3 (en) 1989-11-02
EP0322577A2 (en) 1989-07-05
US4812688A (en) 1989-03-14
DE3881855T2 (de) 1993-12-23
DE3881855D1 (de) 1993-07-22
EP0322577B1 (en) 1993-06-16
JPH01206722A (ja) 1989-08-18

Similar Documents

Publication Publication Date Title
JPH0654864B2 (ja) 信号遅延回路
US4670668A (en) Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
US7554379B2 (en) High-speed, low-power level shifter for mixed signal-level environments
EP0145004A2 (en) Bipolar Transistor-Field Effect Transistor Composite Circuit
US5942784A (en) Semiconductor device
JPH05175811A (ja) パワーオンリセット回路
KR900005792B1 (ko) 제어펄스 발생회로
JP3247128B2 (ja) 可変遅延回路
JPH0152906B2 (ja)
JP2855701B2 (ja) Ｃｍｏｓ半導体集積回路装置
JP2543285B2 (ja) ＢｉＣＭＯＳ論理回路
JPH0740664B2 (ja) 出力バツフア回路
JP3165751B2 (ja) 半導体集積回路装置
KR950008449B1 (ko) 반도체 기판의 전압 레벨 변동을 방지하기 위한 반도체 집적회로의 출력 유닛
JPH07298607A (ja) 半導体昇圧回路
US4503345A (en) MOS/LSI Time delay circuit
JPS6358493B2 (ja)
EP0464667A2 (en) Power-on-clear signal generating circuit
JPH0575205B2 (ja)
JPH0753308Y2 (ja) イニシャルクリア回路
JP2544157B2 (ja) 半導体集積回路装置
JPS5478069A (en) Dual complementary mos transistor circuit
JPH04287966A (ja) 半導体集積回路
JPH05136350A (ja) 論理回路及び半導体装置
JPS58137311A (ja) 差動ソ−スホロワ回路