JPH01206722A - 信号遅延回路 - Google Patents

信号遅延回路

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JPH01206722A
JPH01206722A JP63318673A JP31867388A JPH01206722A JP H01206722 A JPH01206722 A JP H01206722A JP 63318673 A JP63318673 A JP 63318673A JP 31867388 A JP31867388 A JP 31867388A JP H01206722 A JPH01206722 A JP H01206722A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａｏ、産業上の利用分野 本発明は電界効果トランジスタ（ＦＥＴ）遅延回路、具
体的にはシリコンのような半導体基板中に形成できる集
積回路型の相補型金属酸化物半導体（０ＭＯ８）ＦｇＴ
遅延回路に関する。
Ｂ、従来技術 時として、高速回路やオフチップ・ドライバのスイッチ
ングのスキューなどの理由によって生ずる競合条件とい
ったタイミングを配慮して、２進論理信号のような信号
を遅延することが望まれる。
遅延信号発生回路は従来一般に知られている。
一つの型の信号遅延回路は基本的な抵抗器・キャパシタ
回路即ちＲＣ回路である。この型の遅延回路はたとえば
米国特許第４４３０５８７号及び米国特許第４５１６３
１２号に開示されている。他の一般に知られている型の
遅延回路はたとえば米国特許第４４７６４０１号及び米
国特許第４７０００８９号に開示されているような反転
回路もしくは一連の反転回路によって実現されたもので
ある。さらに一般に知られている型の遅延回路は米国特
許第４３８８５８８号に開示されている、ＮチャネルＦ
ＥＴもしくはＮＭＯ８技術で具体化され、ブートストラ
ップ動作及びデプレッション装置を使用するものである
。さらに信号遅延回路として設計されたものではないが
、米国特許第４５１１８１４号はパス・ゲート、具体的
には信号が入力端子から出力端子に通過するための並列
に接続された０ＭＯ８）ランジスタを有する回路を開示
している。
Ｃ０発明が解決しようとする問題点 本発明の目的は、半導体基板もしくはチップ上の最小の
表面積及び最小の電力を使用し、しかもテスト可能性の
心配を減少した、選択可能な及び種々の時間遅延量に拡
張できる改良信号遅延回路を与えることにある。
Ｄ９問題点を解決するための手段 本発明に従い、互に並列に配列された第１及び第２の回
路を含む遅延回路が与えられる。第１の回路は直列に接
続された第１及び第２のトランジスタを有し、第２の回
路は第６のトランジスタを有し、第４のトランジスタが
第１及び第２のトランジスタ間の共通点から第２の回路
に接続されている。信号が並列に配列された第１及び第
２の回路の一端に印加され、この時第６のトランジスタ
がオフの状態で第１、第２及び第４のトランジスタがオ
ンに転じられる。
本発明のよシ特定の実施例では、遅延回路は互に並列に
配列された第１及び第２の回路を含み、第１の回路は所
定の導電型の、直列に接続された第１及び第２のトラン
ジスタを有する。第２の回路は上記所定の導電型とは反
対の導電型の第６のトランジスタを有する。第４のトラ
ンジスタが上記第１及び第２のトランジスタ間の共通点
から第２の回路に接続されている。さらに、並列に配列
された第１及び第２の回路の一端に所定の信号を印加す
るための装置及び該所定の信号の相補信号を谷トランジ
スタの制御電極に印加する装置が与えられる。
Ｅ、実施例 第１図を参照すると、本発明の０ＭＯ８ＦＥＴ遅延回路
の好ましい実施例の回路図が示されている。０ＭＯ８技
術で製造されるこの回路は対角線がその中に引かれた長
方形及びこれに隣接するゲート電極によって示されたＰ
チャネルＦＥＴと対角線のない長方形及びこれに隣接す
るゲート電極によって示されたＮチャネルＦＥＴを有す
る。
第１図に示した本発明の０Ｍ０８　　ＦＥＴ遅延回路は
、第１のノードＡと出力端子ＯＵＴ間に接続された夫々
Ｎチャネル型の第１及び第２のＦＥＴ１２及び１４を有
する第１の直列回路１０、第１のノードＡと出力端子Ｏ
ＵＴ間に接続された夫々Ｎチャネル型の第６及び第４の
ＦＥＴ１Ｂ及び２０を有する第２の直列回路を含む。第
２のノードＢは第３と第４のＦＥＴ１Ｂと２０間の共通
点に存在し、第６のノードＣは第１と第２ＯＦＥＴ１２
と１４間に存在する。Ｐチャネル型の第５のＦ　ＥＴ　
２２がノードＢとノードＣ間に接続されていて、Ｎチャ
ネル型の第６のＦＥＴ２４が又ノードＢとノードＣ間に
接続されている。
Ｐ＋であることが好ましいＰ型拡散部分がＰチャネルＦ
ＥＴ１２．１４．２２のソース／ドレイン領域としてＰ
で示されており、Ｎ＋であることが好ましいＮ型拡散部
分がＮチャンネルＦＥＴ１８．２０及び２４のソース／
ドレイン領域としてＮで示されている。これ等について
は以下詳細に説明する。
入力端子ＩＮはＦＥＴ１２．１４．１８．２０．２２及
び２４の制御電極の各々に接続され、２進論理信号のよ
うな入力信号を受取る。一般に知られている０ＭＯ８型
のものであることが好ましい反転回路２６が入力端子Ｉ
Ｎと第１のノードＡ間に接続されている。
第２図にはＰ導電型のシリコン基板２８を通した、第１
図に示したＰチャネルＦＥＴ１２及び１４並びにＮチャ
ネルＦＥＴ１８及び２０の断面図が示されている。第１
図の素子に対応する第２図の素子には同一の参照文字が
与えられている。第２図に示したように基板２８はＮ型
の井戸６０を有し、その表面上には２酸化シリコンの薄
層６２が存在する。一般に知られているようにＮ型の井
戸の端にはくぼんだ酸化物領域ＲＯＸが配置され、Ｎ型
井戸を基板の他の部分からアイソレートしている。第２
図から明らかなように、第１及び第２のＦＥＴ１２及び
１４はＮ型井戸中に形成されている。ＦＥＴ１２はソー
ス／ドレイン領域のＰ型拡散部分Ｐを含み、Ｎ型井戸６
０と、キャパシタＣ１及びＣ２で示した容竜性接合即ち
Ｐ−Ｎ接合を形成している。ＦＥＴ１４はソース／ドレ
イン領域のＰ型拡散部分Ｐを含み、Ｎ型井戸６ｏと、キ
ャパシタＣ６並びにＦＥＴ１２及び１４の両方に共通で
あるキャパシタｅ−２として示された容量性の接合即ち
ＰＮ接合を形成している。ＦＥＴ１２及び１４の制御即
ちゲート電極はＧで示されている。一般に知られている
ようにＰ型拡散に使用する不純物はホウ素でよい。
ＮチャネルＦＥＴ　１　Ｂ及び２０はＮ型井戸６０の外
部の基板２８の氷面に形成されている。ＦＥＴ１８はソ
ース／ドレイン領域のＮｆｆ１拡散部分Ｎを含み、Ｐ型
シリコン基板２８と、キャパシタＣ４及びＣ５で示した
容量性の即ちＰＮ接合を形成している。ＦＥＴ２０はソ
ース／ドレイン領域のＮ型拡散部分Ｎを含み、ＰＷシリ
コン基板２８と、キャパシタＣ６−並びにＦＥＴ　１８
及び２０の両方に共通なキャパシタＣ５として示された
容量性の即ちＰＮ接合を形成している。ＦＥＴ１８及び
２０の制御即ちゲー）！極はＧで示されている。−般に
知られているように、Ｎ型拡散に使用する不純物はヒ糸
もしくはリンでよい。
同じ（一般に知られているように、ＦＥＴ１２．１４．
１Ｂ及び２００ン一ス／ドレイン領域間の半得体基板の
表面にあるゲート電極の下の領域はチャネル領域であり
、このチャネル領域が反転した時に、ノードＡと端子Ｏ
ＵＴ間に導電路を与える。従って、ＰチャネルＦＥＴ　
１２及び１４がオンになる時は第２図から明らかなよう
にＰチャネルＦＥＴ１２及び１４を含む、Ｒ１として示
された抵抗路を通して電流がノードＡと出力端子ＯＵＴ
間に流れる。ＮチャネルＦＥＴ１８及び２０がオンにな
る時は、ＮチャネルＦＥＴ１Ｂ及び２０を含む、Ｒ２と
して示された抵抗路を通してノードＡと出力端子ＯＵＴ
間に電流が流れる。
本発明の動作を理解するために、第１図の回路図及び第
２図の断面図とともに、第３図に示したパルス・プログ
ラムを参照されたい。時間に対して入力端子ＩＮ、出力
端子ＯＵＴ並びにノードＡ１Ｂ及びＣの電圧をプロット
した第３図のグラフから明らかなように、入力端子ＩＮ
の電圧が０ボルトにある時はノードＡ１Ｂ及びＣ並びに
端子ＯＵＴの電圧はＶｄｄ即ち５ボルトにある。それは
遅延回路のこれ等の各点が反転回路２６の出力に接続さ
れているからである。時刻１０で電圧ＩＮがＶｄｄに向
って上昇し始め、時刻ｔ、で反転回路２６の近似スイッ
チ点であるＶｄｄ１２に達する時は反転回路２６の出力
、即ちノードＡの電圧は反転回路２６を通ってノードＡ
が放電するために降下し始める。ノードＡの電圧が降下
中でＮチャネルＦＥＴ１８及び２０の制御電極の電圧が
上昇中であるので、ＦＥＴ’１８のターン・オンにより
ノードＢの電圧も又降下し始める。ノードＢの電圧が降
下を続け、入力端子ＩＮの電圧が上昇を続けると、Ｎチ
ャネルＦＥＴ２０及び２４がオンになり、第６図に示し
たように出力端子ＯＵＴ及びノードＣの電圧が降下する
。時刻ｔ２で出力端子ＯＵＴの電圧はＶｄｄ／２迄降下
し、入力端子ＩＮから出力端子ＯＵＴ迄の信号の遅延は
ｔ２　　ｔｌに等しくなる。その後出力端子ＯＵＴの電
圧は時刻ｔ６で０ボルトに降下し、この時入力端子ＩＮ
の電圧はＶｄｄボルトにある。
時刻ｔ４で、入力端子ＩＮの電圧が０ボルトに向って降
下し始め、時刻ｔ５でＶｄｄ／２になる。
時刻ｔ５で、ノードＡの電圧は反転回路２６から受取る
電荷のために上昇し始める。ノードＡの電圧が上昇し、
入力端子ＩＮの電圧が降下すると、ＰチャネルＦＥＴ　
１２がオンになり、ノードＣを充電し始める。ノードＣ
に蓄積される電荷により、ＰチャネルＦＥＴ１４及び２
２がオンに転じ、出力端子ＯＵＴ及びノードＢを充電し
始める。時刻ｔ６で出力端子の電圧がＶｄｄ／２の値に
達し、時刻ｔ７で出力電圧はＶｄｄの全パワーの電源電
圧となる。
回路、特にＰチャネルＦＥＴ１４及び２２の特性に依存
して、ノードＢの電圧は出力端子ＯＵＴの電圧よりも早
（もしくは遅（、あるいはこれと同時に上昇できること
に注意されたい。同じ（、回路特にＮチャネルＦＥＴ２
０及び２４の特性に依存して、ノードＣの電圧は時刻ｔ
１とｔ６間で出力端子ＯＵＴの電圧よりも早くもしくは
遅く降下させることができる。さらに出力電圧の降下遅
延と上昇遅延は、もし望まれるならば単に２つの異なる
経路中のＦＥＴの特性を変えること、即ちＰチャネルＦ
ＥＴ１２及び１４を含む直列回路中の抵抗路Ｒ１とキャ
パシタＣ１、Ｃ２及びＣ６によって発生されるＲＣ時定
数をＮチャネルＦＥＴ１８及び２０を含む直列回路中の
抵抗路Ｒ２とキャパシタＣ４、Ｃ５及びＣ６によって発
生されるＲＣ時定数と異なるようにすることによって等
しくなくすることができる。又ＰチャネルＦＥＴ２２及
びＮチャネルＦ　Ｅ　Ｔ　２４　ｋ刃口えると、夫々ノ
ードＢとノードＣにキャパシタンスが加えられるのでノ
ードＡと出力端子ＯＵＴ間の２つの経路のキャパシタン
スを著しく増大できることに注意されたい。さらにＦＥ
Ｔ２２及び２４を訣用することによって、夫々ノードＣ
及びＢはリセットでき、次の信号の遷移部分で最大の遅
延を保証することができる。
キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５及びＣ６のよ
うな回路のキャパシタのキャパシタンス値並びに抵抗器
Ｒ１及びＲ２の抵抗１直は基板中、特にソース／ドレイ
ン領域中の不純物の濃度を変えるだけでなく種々の不純
物を使用すること、もしくは回路中の種々の素子の寸法
を変ること、たとえば異なるベータ比、即ちトランジス
タのチャネル幅の長さに対する比を変更することによっ
て変更できる。従って、もし必要ならば、出力端子にお
ける信号もしくは電圧の上昇遅延は降下遅延の１直より
も長（もしくは短くできるか、あるいは互に等しくでき
る。即ち第６図に示したトランジスタの実効スイッチ点
である電圧レベルＶｄｄ／２で測った上昇遅延ｔ６−ｔ
５は降下遅延ｔ６Ｅｓに等しくすることができる。
本発明の原理に従い、遅延時間をより長くするだけでな
く非反転型の遅延回路を与えるためには、第４図に示し
た実施例が使用できる。第４図の回路で第１図の回路の
素子と同じ素子は同じ参照文字で識別されている。第４
図の１Ｈ号遅延回路はノードＡと出力端子ＯＵＴ間に接
続されたＰチャネルＦＥＴ　１２及び１４並びにＰチャ
ネルＦＥＴ　１２□１及び１．４′を有する第１の直列
回路１０１と同じ（ノードＡと出力端子ＯＵＴ間に接続
されたＮチャネルＦＦＪＴ１Ｂ及び２０並びに追加のＮ
チャネルＦＥＴ１８’及び２０’　を有する第２の直列
回路１６１を含む。ノードＢ１はＮチャネルＦＥＴ２０
と１８’の間の共通点にあり、ノードＢ　ｌ　ｌはＮチ
ャネルＦＥＴ　１　Ｂ’と２０１の間の共通点にある。
ノードｃｌはＰチャネルＦＥＴ１４と１２“の間の共通
点にあり、ノードＣｌｌはＰチャネルＦＥＴ１２’と１
４１の間の共通点にある。ＰチャネルＦＥＴ２２’はノ
ードＢ１とｃｌＯ間に接続され、ＮチャネルＦＥＴ２４
’がノードＢｌと０１の間に接続されている。Ｐチャネ
ルＦＥＴ２２１１はノードＢ　ｌ　ｌとＣ目の間に接続
され、ＮチャネルＦＥＴ２４”が同じ（ノードＢ１とＣ
１ｌ０間に接続されている。
第４図の信号遅延回路は又ノードＡに接続された入力及
び端子ＩＮ’に接続された出力を有する第２の反転回路
２６’を含む。端子ＩＮ’がノードＡと出力端子ＯＵＴ
間に接続されたＦＥＴの各々の制御即ちゲート電極に接
続されている。これ等の制御電極を入力端子ＩＮでなく
第２の反転回路２６’の出力に接続することによってよ
り高い駆動電圧が与えられる。出力端子ＯＵＴに接続さ
れた入力及び出力端子ＯＵＴに接続された出力を有する
第６の反転回路２６１が与えられていて非反転出力信号
が発生されている。もしさらに長い遅延時間が必要にな
る時は、ノードＡと出力端子ＯＵＴ間に本発明の原理に
従う追加の遅延段を挿入できることは明らかであろう。
第４図の回路は、回路のＲＣ時定数を増大するための追
加の段が与えられている点を除き、第１図の回路と同じ
ように動作する。
本発明の信号遅延回路は、出力端子ＯＵＴを充電するた
めにＰチャネルＦＥＴを、出力端子ＯＵＴを放電するた
めにＮチャネルＦＥＴを使用することから全電源電圧Ｖ
ｄｄと接地電圧の間でスイングする出力電圧を与えるこ
とに注意されたい。
以上単位遅延当り唯一つの反転回路を必要とし、最小の
スイッチング電力、即ち５０％に達しない程度の電力を
使用し、信号遅延回路中のＣＭＯＳトランジスタの配列
によって遅延の単位時間（ナノ秒）当り半導体基板の極
くせまい表面積内に、単位面積当り２倍の遅延を与える
信号遅延回路が開示された。さらに自動設計環境に極め
て有用な本発明の遅延回路は、准−つの経路、即ちＮチ
ャネル装置の経路もしくはＰチャネル装置の経路がある
サイクル中に導通して、より故障検出が容易な磯術を与
えるのでテスト可能性の心配が減少し、所望の遅延間隔
を与えるために容易に拡張可能である。又本発明の遅延
回路は入力信号の上昇遅延と降下遅延間で非対称的な遅
延を実現できるという柔軟性を有する。
Ｆ２発明の効果 本発明に従えば、半導体基板もしくはチップ上の最小の
面積及び最小の電力を使用し、しかもテスト可能性の心
配を減少した、選択可能な及び種々の時間遅延量に拡張
できる改良信号遅延回路が与えられる。
【図面の簡単な説明】
第１図は本発明の好ましい実施例の遅延回路の図である
。 第２図は第１図の回路のＰチャネルＦＥＴの第１の直列
回路及びＮチャネルＦＥＴの第２の直列回路を含むシリ
コン基板を通して見た１ｆｒｌｆｆｉ図である。 第３図は第１図の回路中の種々の点もしくはノードの電
圧を時間に対してプロットしたパルス・プログラムの図
である。 第４図は追加のバッファ及び段を有し、非反転出力遅延
信号を与える第１図と類似の遅延回路の図である。 １０・・・・第１の直列回路、１２．１４．２２・・・
・ＰチャネルＦＥＴ、１６・・・・第２の直列回路、１
８．２０．２４・・・・ＮチャネルＦＥＴ、２６・・・
・反転回路。 出願　人　インターナシ田カレ・ビジネス・マシーンズ
・コーポレーション代理人　弁理士　　山　　　本　　
　仁　　　朗（外１名）

Claims (1)

  1. 【特許請求の範囲】 （ａ）入力端子と出力端子間に互に並列に接続された、
    直列に接続された第１及び第２のトランジスタを有する
    第１の回路と第３のトランジスタを有する第２の回路と
    、 （ｂ）上記第１及び第２のトランジスタの間の共通点か
    ら上記第２の回路に接続された第４のトランジスタと、 （ｃ）上部並列に接続された第１及び第２の回路に信号
    を印加するための手段と、 （ｄ）上記第１、第２及び第４のトランジスタを選択的
    にオンするための手段とを有する、 信号遅延回路。
JP63318673A 1987-12-30 1988-12-19 信号遅延回路 Expired - Lifetime JPH0654864B2 (ja)

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US07/139,551 US4812688A (en) 1987-12-30 1987-12-30 Transistor delay circuits
US139551 1993-10-20

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JPH01206722A true JPH01206722A (ja) 1989-08-18
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JP63318673A Expired - Lifetime JPH0654864B2 (ja) 1987-12-30 1988-12-19 信号遅延回路

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