JPH0656880B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0656880B2 JPH0656880B2 JP59273098A JP27309884A JPH0656880B2 JP H0656880 B2 JPH0656880 B2 JP H0656880B2 JP 59273098 A JP59273098 A JP 59273098A JP 27309884 A JP27309884 A JP 27309884A JP H0656880 B2 JPH0656880 B2 JP H0656880B2
- Authority
- JP
- Japan
- Prior art keywords
- island region
- semiconductor
- semiconductor island
- external terminal
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置、特に半導体島領域に拡散抵抗を有
するＩＣ（半導体集積回路装置）における静電破壊防止
技術に関する。
するＩＣ（半導体集積回路装置）における静電破壊防止
技術に関する。
半導体装置（以下ＩＣとも称す。）の製造方法の一つと
して日経マグロウヒル社発行「日経エレクトロニクス」
誌、１９８２年１１月２２日号、Ｐ１８６にも記載され
ているような技術が知られている。この様な技術は、近
年開発が進められている微細化された半導体素子の形成
においても、同様に使用されている。
して日経マグロウヒル社発行「日経エレクトロニクス」
誌、１９８２年１１月２２日号、Ｐ１８６にも記載され
ているような技術が知られている。この様な技術は、近
年開発が進められている微細化された半導体素子の形成
においても、同様に使用されている。
本発明者らも、半導体装置の大量化，大規模化，高速化
を進めるべく種々のプロセスやデバイス構造を検討し、
微細でしかも、高速な半導体装置を開発している。本発
明者らは、半導体素子を高速とするために、不純物導入
層を浅くし、さらにエピタキシャル半導体層を極めて薄
く形成することにより、寄生容量等の寄生効果を防止す
る方法をとっている。
を進めるべく種々のプロセスやデバイス構造を検討し、
微細でしかも、高速な半導体装置を開発している。本発
明者らは、半導体素子を高速とするために、不純物導入
層を浅くし、さらにエピタキシャル半導体層を極めて薄
く形成することにより、寄生容量等の寄生効果を防止す
る方法をとっている。
しかし、本発明者らは、上記した半導体装置が後述する
条件のもとでは、静電破壊に弱いことを見いだした。
条件のもとでは、静電破壊に弱いことを見いだした。
以下に、本発明者らの検討により見いだしたことを説明
する。
する。
リニアＩＣ等において抵抗素子を形成するには、ｐ型半
導体基板上のｎ−型エピタキシャル半導体層を酸化膜や
ｐｎ接合を用いて互いに電気的に分離して、島領域を形
成し、その中にトランジスタや拡散抵抗をつくり込む。
導体基板上のｎ−型エピタキシャル半導体層を酸化膜や
ｐｎ接合を用いて互いに電気的に分離して、島領域を形
成し、その中にトランジスタや拡散抵抗をつくり込む。
第３図は拡散抵抗を有する島領域の例を示す平面図であ
り、第４図は第３図におけるIV−IV視断面図である。
り、第４図は第３図におけるIV−IV視断面図である。
１はｐ−型Ｓｉ（シリコン）基板、２はｎ＋型埋込層、
３は膜厚が５μｍ以下のエピタキシャルｎ−型Ｓｉ層か
らなる島領域、４はアイソレーションｐ型層である。
５，６はベースｐ型拡散等を利用した拡散抵抗（Ｒ１，
Ｒ２）である。
３は膜厚が５μｍ以下のエピタキシャルｎ−型Ｓｉ層か
らなる島領域、４はアイソレーションｐ型層である。
５，６はベースｐ型拡散等を利用した拡散抵抗（Ｒ１，
Ｒ２）である。
上記拡散抵抗Ｒ１，Ｒ２のうち、Ｒ１の一方の電極はチ
ップ上の一外部端子（ＰＩＮ１）に接続され、Ｒ２の一
方の電極はチップ上の他の外部端子（ＰＩＮ２）に接続
されるとともに、他方の電極は接地端子（ＰＩＮ・ＧＮ
Ｄ）に接続されるものとする。
ップ上の一外部端子（ＰＩＮ１）に接続され、Ｒ２の一
方の電極はチップ上の他の外部端子（ＰＩＮ２）に接続
されるとともに、他方の電極は接地端子（ＰＩＮ・ＧＮ
Ｄ）に接続されるものとする。
上記のような拡散抵抗Ｒ１，Ｒ２を第５図に示すような
回路に用いた場合、ＰＩＮ１の対ＧＮＤ正パルスと、Ｐ
ＩＮ２の対ＧＮＤ正パルスの加わることで静電破壊を起
すことがある。最もこわれやすいのは、ＰＩＮ２に接続
された抵抗Ｒ２の反対側（ＧＮＤ側）の電極のコンタク
ト部直下の接合部分（第４図にＸ１印で示す部分）であ
り、これに次いでこわれやすいのはＰＩＮ１に接続され
た抵抗Ｒ１の反対側の電極直下の接合部分である。
回路に用いた場合、ＰＩＮ１の対ＧＮＤ正パルスと、Ｐ
ＩＮ２の対ＧＮＤ正パルスの加わることで静電破壊を起
すことがある。最もこわれやすいのは、ＰＩＮ２に接続
された抵抗Ｒ２の反対側（ＧＮＤ側）の電極のコンタク
ト部直下の接合部分（第４図にＸ１印で示す部分）であ
り、これに次いでこわれやすいのはＰＩＮ１に接続され
た抵抗Ｒ１の反対側の電極直下の接合部分である。
ＰＩＮ２を有する抵抗（Ｒ２）のコンタクト部直下が破
壊に弱いことの一つの原因としては、次のことが考えら
れる。すなわち、第４図に矢印で示すようにＰＩＮ２側
の電極Ｂから入った正パルスの電流ｉはｐ型拡散層（抵
抗Ｒ２）５を通り抜けるよりも、これよりもはるかに低
抵抗のｎ＋型埋込層２に順方向（ｐ→ｎ）接合を経て通
り抜け、反対側の電極ＡからＧＮＤ側へ抜けるとき、そ
の直下の逆方向（ｎ→ｐ）接合（Ｘ１）が破壊される。
この理由はｐｎ接合面にエネルギーが集中するためだと
思われる。またｐ型拡散層がその部分で曲率を持ってい
るため電界集中が起きるのかもしれない。
壊に弱いことの一つの原因としては、次のことが考えら
れる。すなわち、第４図に矢印で示すようにＰＩＮ２側
の電極Ｂから入った正パルスの電流ｉはｐ型拡散層（抵
抗Ｒ２）５を通り抜けるよりも、これよりもはるかに低
抵抗のｎ＋型埋込層２に順方向（ｐ→ｎ）接合を経て通
り抜け、反対側の電極ＡからＧＮＤ側へ抜けるとき、そ
の直下の逆方向（ｎ→ｐ）接合（Ｘ１）が破壊される。
この理由はｐｎ接合面にエネルギーが集中するためだと
思われる。またｐ型拡散層がその部分で曲率を持ってい
るため電界集中が起きるのかもしれない。
さらに、ＰＩＮ１を有する抵抗（Ｒ１）のコンタクト部
直下が破壊されやすいことについてもＲ１，Ｒ２が同一
島領域３内にあることのために、前記と同じ原因と考え
られる。
直下が破壊されやすいことについてもＲ１，Ｒ２が同一
島領域３内にあることのために、前記と同じ原因と考え
られる。
本発明はこれらの点を考慮してなされたものである。
本発明の目的とするところは、半導体基板の島領域に形
成され、一端主面には高電位の外部端子と電気的に接続
されて正パルスが入力される電極が、他端主面には接地
電位の外部端子と電気的に接続される電極がそれぞれ形
成された拡散抵抗層の静電破壊耐力を向上させることに
ある。
成され、一端主面には高電位の外部端子と電気的に接続
されて正パルスが入力される電極が、他端主面には接地
電位の外部端子と電気的に接続される電極がそれぞれ形
成された拡散抵抗層の静電破壊耐力を向上させることに
ある。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、所定の導電型の半導体基板の表面に形成さ
れ、前記半導体基板の導電型とは異なる導電型の半導体
島領域と、前記半導体島領域の表面の一部に形成され、
前記半導体島領域の導電型とは異なる導電型の拡散抵抗
層とを備え、前記拡散抵抗層の一端の主面上に設けら
れ、高電位の外部端子と電気的に接続された電極側から
入力された正パルスが、前記拡散抵抗層の他端の主面上
に設けられ、接地電位の外部端子と電気的に接続された
電極側に流れるように構成した半導体装置であって、前
記半導体島領域の底部に前記半導体島領域の導電型と同
じ導電型で、前記半導体島領域の不純物濃度よりも高い
不純物濃度を有し、かつその一端が前記高電位の外部端
子と電気的に接続された電極の下方に位置し、その他端
が前記半導体島領域のほぼ中間部の下方に位置する埋込
層を設け、前記高電位の外部端子と電気的に接続された
電極側から入力された正パルスがその直下の前記半導体
島領域を経て前記埋込層に入り、次いで前記埋込層の他
端から前記半導体島領域のほぼ中間部に入り、さらに前
記半導体島領域の一部を経て前記接地電位の外部端子と
電気的に接続された電極側に流れるように構成したこと
により、上記一方の電極より正パルス電流が入っても、
リークパス間には拡散抵抗の一部が介在しているため、
ｐｎ接合には電界集中がおきず接合破壊を防止できる。
れ、前記半導体基板の導電型とは異なる導電型の半導体
島領域と、前記半導体島領域の表面の一部に形成され、
前記半導体島領域の導電型とは異なる導電型の拡散抵抗
層とを備え、前記拡散抵抗層の一端の主面上に設けら
れ、高電位の外部端子と電気的に接続された電極側から
入力された正パルスが、前記拡散抵抗層の他端の主面上
に設けられ、接地電位の外部端子と電気的に接続された
電極側に流れるように構成した半導体装置であって、前
記半導体島領域の底部に前記半導体島領域の導電型と同
じ導電型で、前記半導体島領域の不純物濃度よりも高い
不純物濃度を有し、かつその一端が前記高電位の外部端
子と電気的に接続された電極の下方に位置し、その他端
が前記半導体島領域のほぼ中間部の下方に位置する埋込
層を設け、前記高電位の外部端子と電気的に接続された
電極側から入力された正パルスがその直下の前記半導体
島領域を経て前記埋込層に入り、次いで前記埋込層の他
端から前記半導体島領域のほぼ中間部に入り、さらに前
記半導体島領域の一部を経て前記接地電位の外部端子と
電気的に接続された電極側に流れるように構成したこと
により、上記一方の電極より正パルス電流が入っても、
リークパス間には拡散抵抗の一部が介在しているため、
ｐｎ接合には電界集中がおきず接合破壊を防止できる。
第１図は本発明の一実施例を示すものであって半導体島
領域における拡散パターンを示す平面図である。第２図
は第１図におけるＩ−Ｉ視断面図である。
領域における拡散パターンを示す平面図である。第２図
は第１図におけるＩ−Ｉ視断面図である。
同図において、第３図、第４図と共通と構成部分に対し
ては同一の指示番号記号を与えている。
ては同一の指示番号記号を与えている。
同図に示されているように、ｐ−型Ｓｉ基板１の主面に
おいてアイソレーションｐ型層４に囲まれたエピタキシ
ャルｎ−型層（半導体島領域）３の表面の一部には、ｐ
型拡散抵抗層５が形成されている。このｐ型拡散抵抗層
５の一端主面には、高電位の外部端子（ＰＩＮ2）と電
気的に接続され、正パルスが入力される電極Ｂが形成さ
れている。また、このｐ型拡散抵抗層５の他端主面に
は、接地電位（ＧＮＤ）の外部端子（ＰＩＮ・ＧＮＤ）
と電気的に接続される電極Ａが形成されている。そし
て、正パルスが入力される電極Ｂの直下にはｎ＋埋込み
層２が埋込まれているが、接地電位に接続されるもう一
方の電極Ａの直下にはｎ＋埋込み層２が設けられていな
い。
おいてアイソレーションｐ型層４に囲まれたエピタキシ
ャルｎ−型層（半導体島領域）３の表面の一部には、ｐ
型拡散抵抗層５が形成されている。このｐ型拡散抵抗層
５の一端主面には、高電位の外部端子（ＰＩＮ2）と電
気的に接続され、正パルスが入力される電極Ｂが形成さ
れている。また、このｐ型拡散抵抗層５の他端主面に
は、接地電位（ＧＮＤ）の外部端子（ＰＩＮ・ＧＮＤ）
と電気的に接続される電極Ａが形成されている。そし
て、正パルスが入力される電極Ｂの直下にはｎ＋埋込み
層２が埋込まれているが、接地電位に接続されるもう一
方の電極Ａの直下にはｎ＋埋込み層２が設けられていな
い。
このような構造においては、一方電極Ｂから入った正の
静電パルスはその直下の順方向（Ｐ→Ｎ）接合を経てｎ
＋型埋込層２内に入り、接合部（ｎ−ｐ）Ｃで再びｐ型
層からなる拡散抵抗層５内に入り、拡散抵抗層５の一部
を経て他方の電極Ａを介し接地電位の外部端子（ＰＩＮ
・ＧＮＤ）に流れるが、点Ｃから電極Ａまでの間に抵抗
Ｒ３があるため、点Ｃにおける逆方向（ｎ→ｐ）接合部
Ｃに電界が集中することなく、破壊耐圧が高くなる。こ
れによって半導体装置の信頼度が向上する効果が得られ
る。
静電パルスはその直下の順方向（Ｐ→Ｎ）接合を経てｎ
＋型埋込層２内に入り、接合部（ｎ−ｐ）Ｃで再びｐ型
層からなる拡散抵抗層５内に入り、拡散抵抗層５の一部
を経て他方の電極Ａを介し接地電位の外部端子（ＰＩＮ
・ＧＮＤ）に流れるが、点Ｃから電極Ａまでの間に抵抗
Ｒ３があるため、点Ｃにおける逆方向（ｎ→ｐ）接合部
Ｃに電界が集中することなく、破壊耐圧が高くなる。こ
れによって半導体装置の信頼度が向上する効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば一つの島領域における拡散抵抗の数配置方向等
を変える場合がある。又異なるピンに接続された拡散抵
抗の場合、島領域を別にすることがのぞましい。
を変える場合がある。又異なるピンに接続された拡散抵
抗の場合、島領域を別にすることがのぞましい。
本発明は埋込層を有する半導体装置、例えばリニアＩ
Ｃ、種々微細化構造をもち、異なるピンに接続された抵
抗を一つの島領域に有する半導体装置に適用した場合に
有効である。
Ｃ、種々微細化構造をもち、異なるピンに接続された抵
抗を一つの島領域に有する半導体装置に適用した場合に
有効である。
第１図は本発明の一実施例を示す半導体装置（拡散パタ
ーン）の平面図である。 第２図は第１図におけるＩ−Ｉ視断面図である。 第３図は拡散抵抗の従来例を示す平面図である。 第４図は第３図におけるIV−IV視断面図である。 第５図は拡散抵抗を用いた回路の一例を示す回路図であ
る。 １……ｐ型基板、２……ｎ＋型埋込層、３……エピタキ
シャルｎ型層（島領域）、４……アイソレーションｐ型
層、５……Ｐ型拡散抵抗層。
ーン）の平面図である。 第２図は第１図におけるＩ−Ｉ視断面図である。 第３図は拡散抵抗の従来例を示す平面図である。 第４図は第３図におけるIV−IV視断面図である。 第５図は拡散抵抗を用いた回路の一例を示す回路図であ
る。 １……ｐ型基板、２……ｎ＋型埋込層、３……エピタキ
シャルｎ型層（島領域）、４……アイソレーションｐ型
層、５……Ｐ型拡散抵抗層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 貴士 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭57−28351（ＪＰ，Ａ) 特開 昭54−96382（ＪＰ，Ａ) 特開 昭58−123752（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所定の導電型の半導体基板の表面に形成さ
れ、前記半導体基板の導電型とは異なる導電型の半導体
島領域と、前記半導体島領域の表面の一部に形成され、
前記半導体島領域の導電型とは異なる導電型の拡散抵抗
層とを備え、前記拡散抵抗層の一端の主面上に設けら
れ、高電位の外部端子と電気的に接続された電極側から
入力された正パルスが、前記拡散抵抗層の他端の主面上
に設けられ、接地電位の外部端子と電気的に接続された
電極側に流れるように構成した半導体装置であって、前
記半導体島領域の底部に前記半導体島領域の導電型と同
じ導電型で、前記半導体島領域の不純物濃度よりも高い
不純物濃度を有し、かつその一端が前記高電位の外部端
子と電気的に接続された電極の下方に位置し、その他端
が前記半導体島領域のほぼ中間部の下方に位置する埋込
層を設け、前記高電位の外部端子と電気的に接続された
電極側から入力された正パルスがその直下の前記半導体
島領域を経て前記埋込層に入り、次いで前記埋込層の他
端から前記半導体島領域のほぼ中間部に入り、さらに前
記半導体島領域の一部を経て前記接地電位の外部端子と
電気的に接続された電極側に流れるように構成したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273098A JPH0656880B2 (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273098A JPH0656880B2 (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61152059A JPS61152059A (ja) | 1986-07-10 |
| JPH0656880B2 true JPH0656880B2 (ja) | 1994-07-27 |
Family
ID=17523108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273098A Expired - Lifetime JPH0656880B2 (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656880B2 (ja) |
-
1984
- 1984-12-26 JP JP59273098A patent/JPH0656880B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61152059A (ja) | 1986-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |