JPH065854A - 半導体装置とその製法 - Google Patents
半導体装置とその製法Info
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- JPH065854A JPH065854A JP15645992A JP15645992A JPH065854A JP H065854 A JPH065854 A JP H065854A JP 15645992 A JP15645992 A JP 15645992A JP 15645992 A JP15645992 A JP 15645992A JP H065854 A JPH065854 A JP H065854A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 拡散層幅が縮小しても電極との接触抵抗の増
大を来さない、新しい拡散層構造とその製法を提供す
る。 【構成】 半導体基板にＭＩＳ形トランジスタを形成す
るに際し、上記半導体基板表面の上記ＭＩＳ形トランジ
スタのソースあるいはドレイン等の不純物の拡散層を形
成すべき部分の、少なくとも一部分以上に不純物を含有
した半導体層から成る凸部を形成する。 【効果】 小面積をもって所望の低抵抗値の拡散層をシ
リコン基板に設ける事ができ、したがって、この種の拡
散層を組み込んだＬＳＩは、高速でかつ高集積度にでき
る。
大を来さない、新しい拡散層構造とその製法を提供す
る。 【構成】 半導体基板にＭＩＳ形トランジスタを形成す
るに際し、上記半導体基板表面の上記ＭＩＳ形トランジ
スタのソースあるいはドレイン等の不純物の拡散層を形
成すべき部分の、少なくとも一部分以上に不純物を含有
した半導体層から成る凸部を形成する。 【効果】 小面積をもって所望の低抵抗値の拡散層をシ
リコン基板に設ける事ができ、したがって、この種の拡
散層を組み込んだＬＳＩは、高速でかつ高集積度にでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製法
に関する。さらに詳しくは、ＭＩＳ形トランジスタのソ
ース、ドレイン等の拡散層を有するＬＳＩの拡散層構造
とその製法に関する。
に関する。さらに詳しくは、ＭＩＳ形トランジスタのソ
ース、ドレイン等の拡散層を有するＬＳＩの拡散層構造
とその製法に関する。
【０００２】
【従来の技術】従来、半導体基板にＭＩＳ形トランジス
タを形成するに際し、上記半導体基板表面から上記ＭＩ
Ｓ形トランジスタのソースあるいはドレイン等の不純物
の拡散層を形成するのが通例であった。
タを形成するに際し、上記半導体基板表面から上記ＭＩ
Ｓ形トランジスタのソースあるいはドレイン等の不純物
の拡散層を形成するのが通例であった。
【０００３】
【発明が解決しようとする課題】上記従来技術による
と、ＬＳＩの微細化にともない、拡散層幅も縮小し、ひ
いては電極との接触抵抗が増大し、ＬＳＩの回路速度を
低下させるという課題があった。
と、ＬＳＩの微細化にともない、拡散層幅も縮小し、ひ
いては電極との接触抵抗が増大し、ＬＳＩの回路速度を
低下させるという課題があった。
【０００４】本発明は、かかる従来技術の課題を解決
し、拡散層幅が縮小しても電極との接触抵抗の増大を来
さない、新しい拡散層構造とその製法を提供する事を目
的とする。
し、拡散層幅が縮小しても電極との接触抵抗の増大を来
さない、新しい拡散層構造とその製法を提供する事を目
的とする。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するために、本発明は半導体装置とその製法
に関し、（１） 半導体基板にＭＩＳ形トランジスタを
形成するに際し、上記半導体基板表面の上記ＭＩＳ形ト
ランジスタのソースあるいはドレイン等の不純物の拡散
層を形成すべき部分の、少なくとも一部分以上に不純物
を含有した半導体層から成る凸部を形成する手段を取る
事、および（２） 半導体基板表面のＭＩＳ形トランジ
スタの拡散層を形成すべき部分に半導体層凸部を形成す
る手段を取る事、および（３） 半導体基板表面のＭＩ
Ｓ形トランジスタの拡散層を形成すべき部分に半導体層
凸部を形成し、該半導体層凸部は不純物を含有した半導
体層で形成した半導体装置であって、上記半導体層凸部
を多結晶層あるいは単結晶層を形成する手段を取る事、
および（４） 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に半導体層凸部を形成し、該
半導体層凸部は不純物を含有した半導体層で形成した半
導体装置であって、前記半導体層凸部表面にはシリサイ
ドあるいはナイトライドあるいは金属または合金から成
る電極を形成形成する手段を取る事、等の手段を取る。
目的を達成するために、本発明は半導体装置とその製法
に関し、（１） 半導体基板にＭＩＳ形トランジスタを
形成するに際し、上記半導体基板表面の上記ＭＩＳ形ト
ランジスタのソースあるいはドレイン等の不純物の拡散
層を形成すべき部分の、少なくとも一部分以上に不純物
を含有した半導体層から成る凸部を形成する手段を取る
事、および（２） 半導体基板表面のＭＩＳ形トランジ
スタの拡散層を形成すべき部分に半導体層凸部を形成す
る手段を取る事、および（３） 半導体基板表面のＭＩ
Ｓ形トランジスタの拡散層を形成すべき部分に半導体層
凸部を形成し、該半導体層凸部は不純物を含有した半導
体層で形成した半導体装置であって、上記半導体層凸部
を多結晶層あるいは単結晶層を形成する手段を取る事、
および（４） 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に半導体層凸部を形成し、該
半導体層凸部は不純物を含有した半導体層で形成した半
導体装置であって、前記半導体層凸部表面にはシリサイ
ドあるいはナイトライドあるいは金属または合金から成
る電極を形成形成する手段を取る事、等の手段を取る。
【０００６】
【実施例】以下、本発明にかかる実施例を図面を用いて
具体的に詳述する。
具体的に詳述する。
【０００７】図１は、本発明の一実施例を示すＭＯＳ形
トランジスタの要部断面図である。同図において、１は
シリコン基板であり、これにシリコンゲートＭＯＳ形ト
ランジスタが設けられてなり、ソース並びにドレイン部
分には半導体層からなる凸部８が設けてある。２はフィ
ールド酸化シリコン膜、３はゲート酸化シリコン膜、４
はゲート電極用多結晶シリコン層、５は表面保護酸化シ
リコン膜、６は側壁保護酸化シリコン膜、７はＬDD構造
の低濃度不純物イオン打ち込み層、８はソース並びにド
レイン部分に形成された多結晶シリコン層または単結晶
シリコン層からなる不純物が導入された半導体層凸部で
ある。なお、半導体層凸部８は基板表面のみならず酸化
シリコン膜２、６および５の表面まで延在して形成され
ても良い。
トランジスタの要部断面図である。同図において、１は
シリコン基板であり、これにシリコンゲートＭＯＳ形ト
ランジスタが設けられてなり、ソース並びにドレイン部
分には半導体層からなる凸部８が設けてある。２はフィ
ールド酸化シリコン膜、３はゲート酸化シリコン膜、４
はゲート電極用多結晶シリコン層、５は表面保護酸化シ
リコン膜、６は側壁保護酸化シリコン膜、７はＬDD構造
の低濃度不純物イオン打ち込み層、８はソース並びにド
レイン部分に形成された多結晶シリコン層または単結晶
シリコン層からなる不純物が導入された半導体層凸部で
ある。なお、半導体層凸部８は基板表面のみならず酸化
シリコン膜２、６および５の表面まで延在して形成され
ても良い。
【０００８】このＭＯＳ形トランジスタのソース並びに
ドレイン部分に設けられた半導体層凸部は、シリコン基
板１のソース並びにドレインなどの不純物拡散領域の主
要部に設けている領域である。したがって、その接触面
積は、凸部側壁面積分だけ従来のこの種の半導体層凸部
を有しない接触面積に比して大きくなるために、同一接
触面積のものを得るには、上記凸部側壁面積分だけシリ
コン基板１における拡散層領域を小とできるとともに、
拡散層抵抗を小とすることができる。
ドレイン部分に設けられた半導体層凸部は、シリコン基
板１のソース並びにドレインなどの不純物拡散領域の主
要部に設けている領域である。したがって、その接触面
積は、凸部側壁面積分だけ従来のこの種の半導体層凸部
を有しない接触面積に比して大きくなるために、同一接
触面積のものを得るには、上記凸部側壁面積分だけシリ
コン基板１における拡散層領域を小とできるとともに、
拡散層抵抗を小とすることができる。
【０００９】つぎに、本発明にかかるＭＯＳ ＬＳＩの
製法を工程順に詳述する。
製法を工程順に詳述する。
【００１０】（ア） シリコン基板１表面にＬＯＣＯＳ
法にて厚いフィールド酸化シリコン膜２を形成し、素子
活性領域にあらかじめ形成されフォトエッチングにより
残存していた耐酸化性の窒化シリコン膜や該窒化シリコ
ン膜下に緩衝層として形成されていた酸化シリコン膜を
ドライエッチングあるいはケミカルエッチングにより取
り除く。
法にて厚いフィールド酸化シリコン膜２を形成し、素子
活性領域にあらかじめ形成されフォトエッチングにより
残存していた耐酸化性の窒化シリコン膜や該窒化シリコ
ン膜下に緩衝層として形成されていた酸化シリコン膜を
ドライエッチングあるいはケミカルエッチングにより取
り除く。
【００１１】（イ） ＭＯＳ形トランジスタを形成すべ
きシリコン基板１表面を熱酸化してゲート酸化シリコン
膜３を１５ｎｍ程度形成する。ついで、ＣＶＤ法により
４００ｎｍ程度のゲート電極用多結晶シリコン層４を形
成し、フォトエッチングによりゲート電極とする。
きシリコン基板１表面を熱酸化してゲート酸化シリコン
膜３を１５ｎｍ程度形成する。ついで、ＣＶＤ法により
４００ｎｍ程度のゲート電極用多結晶シリコン層４を形
成し、フォトエッチングによりゲート電極とする。
【００１２】（ウ） ゲート電極用多結晶シリコン層４
とシリコン基板１の表面を熱酸化し、１００ｎｍ程度の
表面保護酸化シリコン膜５を形成する。ついで、ＣＶＤ
法により５００ｎｍ程度の酸化シリコン膜を形成する。
これは、ドライエッチングにより側壁保護酸化シリコン
膜６と表面保護酸化シリコン膜５を残して取り除く。
とシリコン基板１の表面を熱酸化し、１００ｎｍ程度の
表面保護酸化シリコン膜５を形成する。ついで、ＣＶＤ
法により５００ｎｍ程度の酸化シリコン膜を形成する。
これは、ドライエッチングにより側壁保護酸化シリコン
膜６と表面保護酸化シリコン膜５を残して取り除く。
【００１３】ついで、低濃度不純物イオン打ち込み層７
をイオン打ち込みすることにより、ＬDD構造とする。
をイオン打ち込みすることにより、ＬDD構造とする。
【００１４】（エ） フィールド酸化シリコン膜２並び
に側壁保護酸化シリコン膜６と表面保護酸化シリコン膜
５などをマスクとして選択成長により、従来拡散層とな
るべきソース領域並びにドレイン領域などにＣＶＤ法並
びにエピタキシャル法により部分的に半導体膜を形成す
るか、または全面にＣＶＤ法並びにエピタキシャル法に
より半導体膜を形成してホトエッチングするかして、方
形、逆Ｕ形あるいは台形の半導体層凸部を形成する。該
凸部の高さは拡散領域の最少幅に対し１〜２倍以上が望
ましい。半導体層凸部８としてはＣＶＤ法あるいはエピ
タキシャル法により多結晶シリコン膜あるいは単結晶シ
リコン膜を少なくとも拡散層領域表面に形成し、形成し
た半導体層にはあらかじめ不純物を導入するか、イオン
打ち込みなどにより導入し、ソース、ドレインなどの拡
散領域を形成する。
に側壁保護酸化シリコン膜６と表面保護酸化シリコン膜
５などをマスクとして選択成長により、従来拡散層とな
るべきソース領域並びにドレイン領域などにＣＶＤ法並
びにエピタキシャル法により部分的に半導体膜を形成す
るか、または全面にＣＶＤ法並びにエピタキシャル法に
より半導体膜を形成してホトエッチングするかして、方
形、逆Ｕ形あるいは台形の半導体層凸部を形成する。該
凸部の高さは拡散領域の最少幅に対し１〜２倍以上が望
ましい。半導体層凸部８としてはＣＶＤ法あるいはエピ
タキシャル法により多結晶シリコン膜あるいは単結晶シ
リコン膜を少なくとも拡散層領域表面に形成し、形成し
た半導体層にはあらかじめ不純物を導入するか、イオン
打ち込みなどにより導入し、ソース、ドレインなどの拡
散領域を形成する。
【００１５】図２は、本発明の他の実施例を示すＭＯＳ
形トランジスタの要部断面図である。
形トランジスタの要部断面図である。
【００１６】同図において、１１はシリコン基板であ
り、これにシリコンゲートＭＯＳ形トランジスタ設けら
れてなり、ソース並びにドレイン部分には半導体層凸部
１８が設けてある。 １２はフィールド酸化シリコン
膜、１３はゲート酸化シリコン膜、１４はゲート電極用
多結晶シリコン層、１５は表面保護酸化シリコン膜、１
６は側壁保護酸化シリコン膜、１７は低濃度不純物イオ
ン打ち込み層、１８はソース並びにドレイン部分には拡
散領域の表面に形成された多結晶シリコン層または単結
晶シリコン層からなる不純物が導入された半導体層凸部
である。半導体層凸部１８の表面には窒化チタン膜ある
いはシリサイド膜あるいは金属膜や合金膜から成る導電
層 １９が形成されて成る。なお、半導体層凸部１８お
よび導電層１９は溝部表面のみならず酸化シリコン膜１
２、１６および１５の表面まで延在して形成されても良
い。
り、これにシリコンゲートＭＯＳ形トランジスタ設けら
れてなり、ソース並びにドレイン部分には半導体層凸部
１８が設けてある。 １２はフィールド酸化シリコン
膜、１３はゲート酸化シリコン膜、１４はゲート電極用
多結晶シリコン層、１５は表面保護酸化シリコン膜、１
６は側壁保護酸化シリコン膜、１７は低濃度不純物イオ
ン打ち込み層、１８はソース並びにドレイン部分には拡
散領域の表面に形成された多結晶シリコン層または単結
晶シリコン層からなる不純物が導入された半導体層凸部
である。半導体層凸部１８の表面には窒化チタン膜ある
いはシリサイド膜あるいは金属膜や合金膜から成る導電
層 １９が形成されて成る。なお、半導体層凸部１８お
よび導電層１９は溝部表面のみならず酸化シリコン膜１
２、１６および１５の表面まで延在して形成されても良
い。
【００１７】このＭＯＳ形トランジスタのソース並びに
ドレイン部分に設けられた凸部は、シリコン基板１１の
ソース並びにドレインなどの不純物拡散領域の主要部に
設けている領域である。したがって、その接触面積は、
凸部側壁面積分だけ従来のこの種の凸部を有しない接触
面積に比して大きくなるために、同一接触面積のものを
得るには、上記凸部側壁面積分だけシリコン基板１１に
おける拡散層領域を小とできると共に、拡散層抵抗を一
層小と成すことができる。
ドレイン部分に設けられた凸部は、シリコン基板１１の
ソース並びにドレインなどの不純物拡散領域の主要部に
設けている領域である。したがって、その接触面積は、
凸部側壁面積分だけ従来のこの種の凸部を有しない接触
面積に比して大きくなるために、同一接触面積のものを
得るには、上記凸部側壁面積分だけシリコン基板１１に
おける拡散層領域を小とできると共に、拡散層抵抗を一
層小と成すことができる。
【００１８】上述したように、本発明にかかるＭＯＳ形
トランジスタによるＬＳＩはシリコンゲートＭＯＳ形ト
ランジスタをＬDD構造にて形成する製造プロセスを流用
して形成することができる。また、拡散領域のシリコン
基板１や１１に凸部を設ける際は、イオンエッチングあ
るいはプラズマエッチングを行うことにより、凸部側壁
面が凸部表面に対してほぼ垂直であるような形状の凸部
を高く形成することができる。そのため、わずかのシリ
コン基板１や１１領域に、側壁面積の大きな凸部を容易
に設けることができる。そのため、小面積をもって所望
の抵抗値の拡散層をシリコン基板１や１１に設けること
ができる。したがって、この種の拡散層を組み込んだＬ
ＳＩは、高速でかつ高集積度のものである。
トランジスタによるＬＳＩはシリコンゲートＭＯＳ形ト
ランジスタをＬDD構造にて形成する製造プロセスを流用
して形成することができる。また、拡散領域のシリコン
基板１や１１に凸部を設ける際は、イオンエッチングあ
るいはプラズマエッチングを行うことにより、凸部側壁
面が凸部表面に対してほぼ垂直であるような形状の凸部
を高く形成することができる。そのため、わずかのシリ
コン基板１や１１領域に、側壁面積の大きな凸部を容易
に設けることができる。そのため、小面積をもって所望
の抵抗値の拡散層をシリコン基板１や１１に設けること
ができる。したがって、この種の拡散層を組み込んだＬ
ＳＩは、高速でかつ高集積度のものである。
【００１９】前述した本発明の実施例はシリコンゲート
ＭＯＳ形トランジスタを主体素子としたＬＳＩである
が、バイポーラトランジスタまたはＭＩＳ形トランジス
タを主体素子とする種々半導体装置に本発明は適用でき
る。
ＭＯＳ形トランジスタを主体素子としたＬＳＩである
が、バイポーラトランジスタまたはＭＩＳ形トランジス
タを主体素子とする種々半導体装置に本発明は適用でき
る。
【００２０】
【発明の効果】本発明により、小面積をもって所望の低
抵抗値の拡散層をシリコン基板に設けることができ、し
たがって、この種の拡散層を組み込んだＬＳＩは、高速
でかつ高集積度のものとなすことができる効果がある。
抵抗値の拡散層をシリコン基板に設けることができ、し
たがって、この種の拡散層を組み込んだＬＳＩは、高速
でかつ高集積度のものとなすことができる効果がある。
【図１】 本発明の一実施例を示すＭＯＳ形トランジス
タの要部断面図である。
タの要部断面図である。
【図２】 本発明の他の実施例を示すＭＯＳ形トランジ
スタの要部断面図である。
スタの要部断面図である。
１、１１・・・半導体基板 ２、１２・・・フィールド酸化シリコン膜 ３、１３・・・ゲート酸化シリコン膜 ４、１４・・・ゲート電極用多結晶シリコン層 ５、１５・・・表面保護酸化シリコン膜 ６、１６・・・側壁保護酸化シリコン膜 ７、１７・・・低濃度不純物イオン打ち込み層 ８、１８・・・半導体層凸部 １９ ・・・導電層
Claims (4)
- 【請求項１】 半導体基板にＭＩＳ形トランジスタを形
成するに際し、上記半導体基板表面の上記ＭＩＳ形トラ
ンジスタのソースあるいはドレイン等の不純物の拡散層
を形成すべき部分の、少なくとも一部分以上に不純物を
含有した半導体層から成る凸部を形成した事を特徴とし
た半導体装置。 - 【請求項２】 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に半導体層凸部を形成する半
導体装置の製法であって、上記半導体層凸部をドライエ
ッチングによって形成することを特徴とする半導体装置
の製法。 - 【請求項３】 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に半導体層凸部を形成し、該
半導体層凸部は不純物を含有した半導体層で形成した半
導体装置であって、上記半導体層凸部を多結晶層あるい
は単結晶層を形成した事を特徴とした半導体装置。 - 【請求項４】 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に半導体層凸部を形成し、該
半導体層凸部は不純物を含有した半導体層で形成した半
導体装置であって、前記半導体層凸部表面にはシリサイ
ドあるいはナイトライドあるいは金属または合金から成
る電極を形成した事を特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15645992A JPH065854A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15645992A JPH065854A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置とその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065854A true JPH065854A (ja) | 1994-01-14 |
Family
ID=15628216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15645992A Pending JPH065854A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981983A (en) * | 1996-09-18 | 1999-11-09 | Kabushiki Kaisha Toshiba | High voltage semiconductor device |
-
1992
- 1992-06-16 JP JP15645992A patent/JPH065854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981983A (en) * | 1996-09-18 | 1999-11-09 | Kabushiki Kaisha Toshiba | High voltage semiconductor device |
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