JPH0658896B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0658896B2 JPH0658896B2 JP59121713A JP12171384A JPH0658896B2 JP H0658896 B2 JPH0658896 B2 JP H0658896B2 JP 59121713 A JP59121713 A JP 59121713A JP 12171384 A JP12171384 A JP 12171384A JP H0658896 B2 JPH0658896 B2 JP H0658896B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- layer
- electrode
- metal
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置および集積回路の電極で特に配線を
必要とする電極構造に関するものである。
必要とする電極構造に関するものである。
半導体装置および集積回路は第１図の装置断面図で示す
ように、能動素子をもつ半導体基板結晶１上に電極金属
３があり、層間絶縁膜４および６と配線金属５，７が任
意のスルーホール１４，１６を通して接続され、所要の
回路が構成されている。
ように、能動素子をもつ半導体基板結晶１上に電極金属
３があり、層間絶縁膜４および６と配線金属５，７が任
意のスルーホール１４，１６を通して接続され、所要の
回路が構成されている。
GaAs半導体基板結晶を用いる集積回路では、オーミツク
接触用電極などにＡｕを主体とした合金、例えばＡｕ，
Ｇｅ・Ａｕ，Ａｕ・Ｚｎ，Ａｕ・Ｓｉなどの共晶合金が
用いられている。この電極の表面はＡｕもしくはＡｕの
合金であつたため、層間絶縁膜との接着力が弱い欠点が
あつた。第２図は従来の構造断面図で、能動素子をもつ
GaAs結晶１０上にオーミツク接触用のＡｕ・Ｇｅ合金層
３１とＮｉ層３２とＡｕ層３３の多層構造とから電極金
属３０が構成され、この上面にＰＳＧ（リンドープガラ
ス）膜４０とコンタクト孔１４０が加工された様子を示
す。電極金属３０の表面がＡｕの場合はＰＳＧ膜との密
着性が悪く、同図の如くコンタクト部がはがれたり、寸
法以上の孔が加工されてしまうことがしばしば発生し
て、歩留りを低下させていた。
接触用電極などにＡｕを主体とした合金、例えばＡｕ，
Ｇｅ・Ａｕ，Ａｕ・Ｚｎ，Ａｕ・Ｓｉなどの共晶合金が
用いられている。この電極の表面はＡｕもしくはＡｕの
合金であつたため、層間絶縁膜との接着力が弱い欠点が
あつた。第２図は従来の構造断面図で、能動素子をもつ
GaAs結晶１０上にオーミツク接触用のＡｕ・Ｇｅ合金層
３１とＮｉ層３２とＡｕ層３３の多層構造とから電極金
属３０が構成され、この上面にＰＳＧ（リンドープガラ
ス）膜４０とコンタクト孔１４０が加工された様子を示
す。電極金属３０の表面がＡｕの場合はＰＳＧ膜との密
着性が悪く、同図の如くコンタクト部がはがれたり、寸
法以上の孔が加工されてしまうことがしばしば発生し
て、歩留りを低下させていた。
この様な不良は第１図に示した多層配線の構造における
配線金属５と層間絶縁膜６との間にも起り、特に大面積
の金属パターン上の絶縁膜部分に発生しやすい傾向を示
していた。Ａｕとの密着性の不良はＰＳＧ膜に限らず、
SiO２膜やSiN膜などでも同様に密着性が悪く、層間絶縁
材にはもはや選択の余地がなかつた。
配線金属５と層間絶縁膜６との間にも起り、特に大面積
の金属パターン上の絶縁膜部分に発生しやすい傾向を示
していた。Ａｕとの密着性の不良はＰＳＧ膜に限らず、
SiO２膜やSiN膜などでも同様に密着性が悪く、層間絶縁
材にはもはや選択の余地がなかつた。
本発明の目的は特にGaAs・ＩＣで使われているＡｕ系電
極の配線を再現性良く行なうための電極構造を提供する
ことにある。
極の配線を再現性良く行なうための電極構造を提供する
ことにある。
本発明では、半導体装置および集積回路等の電極および
配線用金属と層間絶縁膜との密着性を高めるため、電極
の構成を次のように改良した。
配線用金属と層間絶縁膜との密着性を高めるため、電極
の構成を次のように改良した。
Ａｕ系の配線用電極はGaAs・ＩＣには不可欠な材料であ
るので、この基本構成を保つたまま、電極の表面にＡｕ
が露出しないようにした。つまり、本発明では、Ａｕの
表面に被着する金属としてＡｕと反応しにくいもの、
酸化又は窒化するもの、同一装置内で連続被着でき
やすいもの、などの条件を満たす材料を選んで、従来の
電極構造の最上段に被着したことを特徴とした構造の電
極である。Ａｕの表面に被着する材料としては、Ｍｏ・
Ｗ，Ｔｉ，Ｃｒ，Ｎｉなどの金属が好ましく、上記金属
層が少なくとも一層分だけＡｕの表面に形成された構造
で、上記金属層の厚さは〜１００nm以下（最低でも５n
m）で本発明の効果が十分に発揮できる。
るので、この基本構成を保つたまま、電極の表面にＡｕ
が露出しないようにした。つまり、本発明では、Ａｕの
表面に被着する金属としてＡｕと反応しにくいもの、
酸化又は窒化するもの、同一装置内で連続被着でき
やすいもの、などの条件を満たす材料を選んで、従来の
電極構造の最上段に被着したことを特徴とした構造の電
極である。Ａｕの表面に被着する材料としては、Ｍｏ・
Ｗ，Ｔｉ，Ｃｒ，Ｎｉなどの金属が好ましく、上記金属
層が少なくとも一層分だけＡｕの表面に形成された構造
で、上記金属層の厚さは〜１００nm以下（最低でも５n
m）で本発明の効果が十分に発揮できる。
上記の説明では電極用の基材としてＡｕのみを説明した
が、Ａｕを１０％重量比以上含有する金属にも適用出来
る。例えば、Ａｕ・Ｇｅ，Ａｕ・Ｚｎ，Ａｕ・Ｓｉなど
の共晶合金である。
が、Ａｕを１０％重量比以上含有する金属にも適用出来
る。例えば、Ａｕ・Ｇｅ，Ａｕ・Ｚｎ，Ａｕ・Ｓｉなど
の共晶合金である。
まず、本発明の要点であるコンタクト孔部のＭｏ層除去
についての一例を第３図により説明する。GaAs結晶１０
上にオーミツク接触用のＡｕ・Ｇｅ合金（Ｇｅ８％重量
比）層３１を約１００nmの厚さに蒸着し、つづいてＮｉ
層３２を約５０nmの厚さ、つづいてＡｕ層３３を約２０
０nmの厚さ、つづいてＭｏ層３４を約１０nmの厚さに、
同一装置内で連続蒸着する。つづいて、GaAs結晶１０を
４００℃で熱処理して、オーミツク接触を形成する。配
線層の主導電体３０は上記３１，３２，３３層の重ね膜
であり、上記３４のＭｏ層は密着性改良のためのバイン
ダである。つづいて該半導体の表面にリン濃度５％のＰ
ＳＧ膜４０を約７００nmの厚さに被着する。被着温度は
４００℃で常圧のＣＶＤ法により形成する。つづいて、
ホトリソグラフイにより上記ＰＳＧ膜の一部にコンタク
ト孔１４０を加工する。加工の方法はウエツト処理（例
えば弗酸と水の混合液）又はドライ処理（例えばＣＦ４
とＨ２の混合ガスでリアクテイブイオンエツチング）に
よる。上記３４のＭｏ層によつて、従来の膜ハガレや加
工寸法の不良事故が皆無になつた。つづいて、上記コン
タクト孔１４０で露出したＭｏ２００をドライ処理のオ
ーバエツチングにより除去し、Ａｕの表面を露出する。
についての一例を第３図により説明する。GaAs結晶１０
上にオーミツク接触用のＡｕ・Ｇｅ合金（Ｇｅ８％重量
比）層３１を約１００nmの厚さに蒸着し、つづいてＮｉ
層３２を約５０nmの厚さ、つづいてＡｕ層３３を約２０
０nmの厚さ、つづいてＭｏ層３４を約１０nmの厚さに、
同一装置内で連続蒸着する。つづいて、GaAs結晶１０を
４００℃で熱処理して、オーミツク接触を形成する。配
線層の主導電体３０は上記３１，３２，３３層の重ね膜
であり、上記３４のＭｏ層は密着性改良のためのバイン
ダである。つづいて該半導体の表面にリン濃度５％のＰ
ＳＧ膜４０を約７００nmの厚さに被着する。被着温度は
４００℃で常圧のＣＶＤ法により形成する。つづいて、
ホトリソグラフイにより上記ＰＳＧ膜の一部にコンタク
ト孔１４０を加工する。加工の方法はウエツト処理（例
えば弗酸と水の混合液）又はドライ処理（例えばＣＦ４
とＨ２の混合ガスでリアクテイブイオンエツチング）に
よる。上記３４のＭｏ層によつて、従来の膜ハガレや加
工寸法の不良事故が皆無になつた。つづいて、上記コン
タクト孔１４０で露出したＭｏ２００をドライ処理のオ
ーバエツチングにより除去し、Ａｕの表面を露出する。
次に、本発明の一実施例を第４図により説明する。
GaAs半導体５１上にオーミツク接触をもつた電極５５を
リフトオフで形成する。電極５５は第３図で述べた如く
Ａｕ系電極５３上に１０nmの厚さでＭｏ５４が被着して
あり、他のGaAs面上にはリフトオフスペーサとしてのSi
O２膜５２がある。第３図の如くＰＳＧ膜５６を７００n
m被着したあとコンタクト孔６１をあけ、第１層の配線
用電極６０を形成したまでの素子断面図を示す。第１層
の配線用電極６０はまずＭｏ層５７を100nm、つづいて
Ａｕ層５８を1000nm、つづいてＭｏ層５９を１０nmを連
続蒸着して形成された構成をとる。上部のＭｏ層５９は
第３図で述べた如く、本発明の趣旨によるもので、続い
て被着される層間絶縁膜との密着性を改良するためのも
のである。第１層の配線用電極６０はホトレジストパタ
ーンを形成後イオンミリングによつて上部の薄いＭｏ層
５９とＡｕ層５８を加工し、下部のＭｏ層５７をＣＦ４
系ガスのドライエツチで加工する。第４図では第２層目
の層間絶縁膜及び第２層目の配線層を示してないが、上
述した如く、第１層の配線用電極６０の表面に被着した
Ｍｏ層５９によつて第２層目の層間絶縁膜に膜はがれが
なくなつた。言うまでもなく、工程の最後となる配線金
属の最上層部にはバインダとしてのＭｏ膜は不用であ
る。
リフトオフで形成する。電極５５は第３図で述べた如く
Ａｕ系電極５３上に１０nmの厚さでＭｏ５４が被着して
あり、他のGaAs面上にはリフトオフスペーサとしてのSi
O２膜５２がある。第３図の如くＰＳＧ膜５６を７００n
m被着したあとコンタクト孔６１をあけ、第１層の配線
用電極６０を形成したまでの素子断面図を示す。第１層
の配線用電極６０はまずＭｏ層５７を100nm、つづいて
Ａｕ層５８を1000nm、つづいてＭｏ層５９を１０nmを連
続蒸着して形成された構成をとる。上部のＭｏ層５９は
第３図で述べた如く、本発明の趣旨によるもので、続い
て被着される層間絶縁膜との密着性を改良するためのも
のである。第１層の配線用電極６０はホトレジストパタ
ーンを形成後イオンミリングによつて上部の薄いＭｏ層
５９とＡｕ層５８を加工し、下部のＭｏ層５７をＣＦ４
系ガスのドライエツチで加工する。第４図では第２層目
の層間絶縁膜及び第２層目の配線層を示してないが、上
述した如く、第１層の配線用電極６０の表面に被着した
Ｍｏ層５９によつて第２層目の層間絶縁膜に膜はがれが
なくなつた。言うまでもなく、工程の最後となる配線金
属の最上層部にはバインダとしてのＭｏ膜は不用であ
る。
実施例ではＡｕ上へ被着する金属としてＭｏの例を示し
たが、本発明の趣旨から容易に加工，形成できる材質な
ら限定されるものでなく、例えば、Ｔｉ，Ｃｒ，Ｗ，Ｎ
ｉなどを利用できる。上記した金属は単層であつても、
多層であつても本発明の趣旨からはずれるものでない。
たが、本発明の趣旨から容易に加工，形成できる材質な
ら限定されるものでなく、例えば、Ｔｉ，Ｃｒ，Ｗ，Ｎ
ｉなどを利用できる。上記した金属は単層であつても、
多層であつても本発明の趣旨からはずれるものでない。
以上、実施例で述べたように、本発明によれば接着力の
改善がはかれることによつてＡｕを主体とした電極の配
線工程が高歩留りで達成できるようになつた。
改善がはかれることによつてＡｕを主体とした電極の配
線工程が高歩留りで達成できるようになつた。
第１図は半導体装置および集積回路の配線構造の断面
図、第２図は従来の密着性不良を示すコンタクト孔の断
面図、第３図は本発明の要点であるコンタクト孔の断面
図、第４図は本発明の一実施例による配線構造の断面図
である。 １０……半導体基板、３０……電極金属、４０……PSG
膜、１４０……開孔。
図、第２図は従来の密着性不良を示すコンタクト孔の断
面図、第３図は本発明の要点であるコンタクト孔の断面
図、第４図は本発明の一実施例による配線構造の断面図
である。 １０……半導体基板、３０……電極金属、４０……PSG
膜、１４０……開孔。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正義 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小橋 隆裕 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 今村 慶憲 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭54−67766（ＪＰ，Ａ) 特公 昭47−12605（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】ＧａＡｓ半導体基板上にＡｕまたはＡｕを
含む金属からなる第１の金属層を形成する工程と、該第
１の金属層上にスルーホールを有する層間絶縁膜を形成
する工程と、該層間絶縁膜のスルーホールを通して上記
第１の金属層と接続するＡｕまたはＡｕを含む金属から
なる第２の金属層を形成する工程を有する半導体装置の
製造方法であって、上記層間絶縁膜形成工程の前に、Ｍ
ｏ，Ｗ，Ｔｉ，ＣｒおよびＮｉからなる群の中から選ば
れた少なくとも一者からなる第３の金属層を上記第１の
金属層上にこれと接して形成する工程を有し、上記層間
絶縁膜を形成する工程において上記層間絶縁膜は該第３
の金属層に接して形成され、上記層間絶縁膜のスルーホ
ール部に露出している上記第３の金属層を除去して上記
第１の金属層を露出する工程を有し、該第１の金属層露
出工程後かつ上記第２の金属層形成工程前に、上記層間
絶縁膜および上記露出した第１の金属層上にこれらに接
してＭｏ，Ｗ，Ｔｉ，ＣｒおよびＮｉからなる群の中か
ら選ばれた少なくとも一者からなる第４の金属層を形成
する工程を有し、上記第２の金属層形成工程において上
記第２の金属層は該第４の金属層に接して形成されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】上記Ａｕを含む金属はＡｕ・Ｇｅ，Ａｕ・
ＺｎおよびＡｕ・Ｓｉからなる群の中から選ばれた少な
くとも一者である特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121713A JPH0658896B2 (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121713A JPH0658896B2 (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612360A JPS612360A (ja) | 1986-01-08 |
| JPH0658896B2 true JPH0658896B2 (ja) | 1994-08-03 |
Family
ID=14818034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121713A Expired - Fee Related JPH0658896B2 (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658896B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179041A (en) * | 1989-06-16 | 1993-01-12 | Sumitomo Electric Industries, Ltd. | Method for manufacturing an electrode structure for III-V compound semiconductor element |
| JPH0387067A (ja) * | 1989-06-16 | 1991-04-11 | Sumitomo Electric Ind Ltd | ３―５族化合物半導体素子の電極構造及びその形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467766A (en) * | 1977-11-10 | 1979-05-31 | Toshiba Corp | Semiconductor device |
-
1984
- 1984-06-15 JP JP59121713A patent/JPH0658896B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612360A (ja) | 1986-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3657029A (en) | Platinum thin-film metallization method | |
| JPS62259469A (ja) | 半導体装置 | |
| JPS5967649A (ja) | 多層配線の製造方法 | |
| JPH0658896B2 (ja) | 半導体装置の製造方法 | |
| JPS59213145A (ja) | 半導体装置及びその製造方法 | |
| JPH0485829A (ja) | 半導体装置及びその製造方法 | |
| JPH01268150A (ja) | 半導体装置 | |
| JPH06342796A (ja) | 突起電極の形成方法 | |
| JPS5815254A (ja) | 半導体素子の製造方法 | |
| JPS62163341A (ja) | 高融点金属膜のパタ−ンニング法 | |
| JPH0837233A (ja) | 半導体装置の製造方法 | |
| JPS5918659A (ja) | 多層配線の形成方法 | |
| JPS6059742B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61113261A (ja) | 配線層間接続方法 | |
| JPS6240770A (ja) | 半導体装置の製造方法 | |
| JPH02113566A (ja) | 半導体集積回路 | |
| JPH0294442A (ja) | 半導体装置の製造方法 | |
| JPS5916362A (ja) | 半導体装置の製造方法 | |
| JPS59172770A (ja) | 半導体装置 | |
| JPS6019661B2 (ja) | 電極形成法 | |
| JPS6376460A (ja) | 半導体装置の製造方法 | |
| JPS5815253A (ja) | 半導体装置の電極製造方法 | |
| JPH03165515A (ja) | コンタクトの形成方法 | |
| JPH01115144A (ja) | 半導体装置 | |
| JPH023926A (ja) | 配線の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |