JPH0659900A - メモリ書込装置 - Google Patents
メモリ書込装置Info
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- JPH0659900A JPH0659900A JP21275192A JP21275192A JPH0659900A JP H0659900 A JPH0659900 A JP H0659900A JP 21275192 A JP21275192 A JP 21275192A JP 21275192 A JP21275192 A JP 21275192A JP H0659900 A JPH0659900 A JP H0659900A
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Abstract
(57)【要約】
【目的】 本発明は、メモリへデータをより高速に転送
することが可能となる装置の提供とを目的とする。 【構成】 メモリ１０へ書き込まれるデータと該データ
の内容がメモリ１０へ直前に書き込まれたデータと同一
か否かを示すフラグとにより形成された多数のデータセ
ットを記憶する手段１２と、手段１２からフラグをデー
タの書込順に逐次読み出す手段１４と、フラグが読み出
される毎に、メモリ１０へ書き込まれるデータの内容が
直前書込のデータと同一か否かを該フラグにより判断す
る手段１６と、メモリ１０へ書き込まれるデータの内容
が直前書込のデータと同一でないことを示すフラグの読
み出しが確認されたときにのみ、該フラグと対応したデ
ータを手段１２から読み出す手段１８と、最新の保持デ
ータをメモリ１０へ書き込む手段２０と、を有してい
る。
することが可能となる装置の提供とを目的とする。 【構成】 メモリ１０へ書き込まれるデータと該データ
の内容がメモリ１０へ直前に書き込まれたデータと同一
か否かを示すフラグとにより形成された多数のデータセ
ットを記憶する手段１２と、手段１２からフラグをデー
タの書込順に逐次読み出す手段１４と、フラグが読み出
される毎に、メモリ１０へ書き込まれるデータの内容が
直前書込のデータと同一か否かを該フラグにより判断す
る手段１６と、メモリ１０へ書き込まれるデータの内容
が直前書込のデータと同一でないことを示すフラグの読
み出しが確認されたときにのみ、該フラグと対応したデ
ータを手段１２から読み出す手段１８と、最新の保持デ
ータをメモリ１０へ書き込む手段２０と、を有してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭなどに格納され
ていたデータをメモリへ書き込むメモリ書込装置に関す
る。
ていたデータをメモリへ書き込むメモリ書込装置に関す
る。
【０００２】情報処理装置がＲＯＭから立ち上げられる
場合、そのプログラムがＲＯＭから読み出され、主メモ
リへロードされる。
場合、そのプログラムがＲＯＭから読み出され、主メモ
リへロードされる。
【０００３】
【従来の技術】図７（Ａ）には情報処理装置の概略構成
が示されており、ＲＯＭ７０に格納されていたプログラ
ムが８ビット幅のバスを介してローディング回路７２へ
読み出される。
が示されており、ＲＯＭ７０に格納されていたプログラ
ムが８ビット幅のバスを介してローディング回路７２へ
読み出される。
【０００４】そして、ローディング回路７２へ読み出さ
れたプログラムはエラーチェックが行なわれてからメモ
リ７４へロードされ、このメモリ７４上のプログラムが
プロセッサ７６で実行される。
れたプログラムはエラーチェックが行なわれてからメモ
リ７４へロードされ、このメモリ７４上のプログラムが
プロセッサ７６で実行される。
【０００５】図７（Ｂ）にはローディング回路７２の内
部構成が示されており、制御回路７８によりＲＯＭアド
レスカウンタ８０が制御され、その結果、ＲＯＭアドレ
スカウンタ８０からＲＯＭ７０の読出アドレスが送出さ
れる。
部構成が示されており、制御回路７８によりＲＯＭアド
レスカウンタ８０が制御され、その結果、ＲＯＭアドレ
スカウンタ８０からＲＯＭ７０の読出アドレスが送出さ
れる。
【０００６】また、制御回路７８によりメモリアドレス
カウンタ８２が制御されており、そのメモリアドレスカ
ウンタ８２からメモリ７４の書込アドレスが送出され、
さらにこの制御回路７８からメモリ７４へライトストロ
ーブ信号も出力される。
カウンタ８２が制御されており、そのメモリアドレスカ
ウンタ８２からメモリ７４の書込アドレスが送出され、
さらにこの制御回路７８からメモリ７４へライトストロ
ーブ信号も出力される。
【０００７】図８ではＲＯＭ７０及びメモリ７４のデー
タ構成が示されており、ＲＯＭ７０の各データは８ビッ
ト長のチェックコード部，バイト０部，バイト１部で構
成され、メモリ７４にはバイト０部へバイト１部を連結
した１６ビット長のデータが書き込まれる。
タ構成が示されており、ＲＯＭ７０の各データは８ビッ
ト長のチェックコード部，バイト０部，バイト１部で構
成され、メモリ７４にはバイト０部へバイト１部を連結
した１６ビット長のデータが書き込まれる。
【０００８】図９ではＲＯＭ７０のプログラムデータを
メモリ４へロードするときの作用がフローチャートを用
いて説明されており、ＲＯＭ７０とメモリ７４のアドレ
スが予めゼロリセットされる。
メモリ４へロードするときの作用がフローチャートを用
いて説明されており、ＲＯＭ７０とメモリ７４のアドレ
スが予めゼロリセットされる。
【０００９】そして、現在のＲＯＭアドレスからチェッ
クコード部（図８参照）を読み出して図７（Ｂ）のチェ
ックコードレジスタ８３へ格納し、ＲＯＭアドレスをイ
ンクリメントする処理（ステップ９００）が行なわれ
る。
クコード部（図８参照）を読み出して図７（Ｂ）のチェ
ックコードレジスタ８３へ格納し、ＲＯＭアドレスをイ
ンクリメントする処理（ステップ９００）が行なわれ
る。
【００１０】次いで、このＲＯＭアドレスからバイト０
部を読み出して図７（Ｂ）のバイト０レジスタ８４へ格
納し、ＲＯＭアドレスをインクリメントする処理（ステ
ップ９０２）が行なわれる。
部を読み出して図７（Ｂ）のバイト０レジスタ８４へ格
納し、ＲＯＭアドレスをインクリメントする処理（ステ
ップ９０２）が行なわれる。
【００１１】さらに、そのＲＯＭアドレスからバイト１
部を読み出して図７（Ｂ）のバイト１レジスタ８６へ格
納し、ＲＯＭアドレスをインクリメントする処理（ステ
ップ９０４）が行なわれる。
部を読み出して図７（Ｂ）のバイト１レジスタ８６へ格
納し、ＲＯＭアドレスをインクリメントする処理（ステ
ップ９０４）が行なわれる。
【００１２】このようにしてチェックコード部，バイト
０部，バイト１部がＲＯＭ７０から読み出されると、そ
れらを用いたエラーチェックの演算が図７（Ｂ）のＥＣ
Ｃ回路８８で行なわれる（ステップ９０６）。
０部，バイト１部がＲＯＭ７０から読み出されると、そ
れらを用いたエラーチェックの演算が図７（Ｂ）のＥＣ
Ｃ回路８８で行なわれる（ステップ９０６）。
【００１３】その際にデータエラーの発生していないこ
とが確認されると（ステップ９０８でＮＯ）、バイト０
部へバイト１部が連結されたプログラムデータをメモリ
７４へ書き込んでメモリアドレスをインクリメントする
処理（ステップ９１０）が行なわれる。
とが確認されると（ステップ９０８でＮＯ）、バイト０
部へバイト１部が連結されたプログラムデータをメモリ
７４へ書き込んでメモリアドレスをインクリメントする
処理（ステップ９１０）が行なわれる。
【００１４】以上の処理は全てのデータをメモリ７４へ
書き込むまで（メモリ７４の最終アドレスまで：ステッ
プ９１２でＹＥＳ）、あるいは、途中でＲＯＭ読み出し
データのエラー発生が確認されるまで（ステップ９０８
でＹＥＳ）、繰り返される。
書き込むまで（メモリ７４の最終アドレスまで：ステッ
プ９１２でＹＥＳ）、あるいは、途中でＲＯＭ読み出し
データのエラー発生が確認されるまで（ステップ９０８
でＹＥＳ）、繰り返される。
【００１５】図１０においてはこのプログラムロードの
作用が、また、図１１ではその間におけるＲＯＭアドレ
ス，メモリアドレスのインクリメント作用が、各々説明
されており、チェック部，バイト０部，バイト１部の８
ビット×３を単位としたデータがＲＯＭ７０連続アドレ
スから順に読み出され、それらが読み出される毎に、バ
イト０部にバイト１部が連結された８ビット×２の１ワ
ードを単位としたデータがメモリ７４の連続アドレスへ
順に書き込まれる。
作用が、また、図１１ではその間におけるＲＯＭアドレ
ス，メモリアドレスのインクリメント作用が、各々説明
されており、チェック部，バイト０部，バイト１部の８
ビット×３を単位としたデータがＲＯＭ７０連続アドレ
スから順に読み出され、それらが読み出される毎に、バ
イト０部にバイト１部が連結された８ビット×２の１ワ
ードを単位としたデータがメモリ７４の連続アドレスへ
順に書き込まれる。
【００１６】
【発明が解決しようとする課題】通常、ＲＯＭ７０から
メモリ７４へロードされるプログラムのデータには内容
が同一となる部分が存在しており、ＲＯＭ立ち上げ用の
プログラムではその部分が占める割合は大きい。
メモリ７４へロードされるプログラムのデータには内容
が同一となる部分が存在しており、ＲＯＭ立ち上げ用の
プログラムではその部分が占める割合は大きい。
【００１７】しかしながら、メモリ７４の書込毎にＲＯ
Ｍ７０の読み出しが３回ずつ行なわれるので（図５及び
図６参照）、ＲＯＭプログラムのロードに一定の時間を
要し、このため、情報処理装置の立ち上げを高速化する
ことが困難となる。
Ｍ７０の読み出しが３回ずつ行なわれるので（図５及び
図６参照）、ＲＯＭプログラムのロードに一定の時間を
要し、このため、情報処理装置の立ち上げを高速化する
ことが困難となる。
【００１８】本発明は上記従来の課題に鑑みて為された
ものであり、その目的は、メモリへデータをより高速に
転送することが可能となるメモリ書込装置を提供するこ
とにある。
ものであり、その目的は、メモリへデータをより高速に
転送することが可能となるメモリ書込装置を提供するこ
とにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる装置は図１のように構成されてお
り、同図において第１発明にかかる装置は、メモリ１０
へ書き込まれるデータと該データの内容が直前に書き込
まれたデータと同一か否かを示すフラグとにより形成さ
れた多数のデータセットを記憶するデータ記憶手段１２
と、データ記憶手段１２からフラグをデータの書込順に
逐次読み出すフラグ順次読出手段１４と、フラグが読み
出される毎に、メモリ１０へ書き込まれるデータの内容
が直前に書き込まれたデータと同一か否かを該フラグに
より判断する同一データ連続有無判断手段１６と、メモ
リ１０へ書き込まれるデータの内容が直前に書き込まれ
たデータと同一でないことを示すフラグの読み出しが確
認されたときにのみ該フラグと対応したデータをデータ
記憶手段１２から読み出すデータ読出手段１８と、読み
出されデータをメモリ１０へ書き込んで保持し、データ
が読み出されなかったときに最新の保持データをメモリ
１０へ書き込むデータ書込手段２０と、を有している。
に、本発明にかかる装置は図１のように構成されてお
り、同図において第１発明にかかる装置は、メモリ１０
へ書き込まれるデータと該データの内容が直前に書き込
まれたデータと同一か否かを示すフラグとにより形成さ
れた多数のデータセットを記憶するデータ記憶手段１２
と、データ記憶手段１２からフラグをデータの書込順に
逐次読み出すフラグ順次読出手段１４と、フラグが読み
出される毎に、メモリ１０へ書き込まれるデータの内容
が直前に書き込まれたデータと同一か否かを該フラグに
より判断する同一データ連続有無判断手段１６と、メモ
リ１０へ書き込まれるデータの内容が直前に書き込まれ
たデータと同一でないことを示すフラグの読み出しが確
認されたときにのみ該フラグと対応したデータをデータ
記憶手段１２から読み出すデータ読出手段１８と、読み
出されデータをメモリ１０へ書き込んで保持し、データ
が読み出されなかったときに最新の保持データをメモリ
１０へ書き込むデータ書込手段２０と、を有している。
【００２０】また同図において第２発明にかかる装置
は、メモリ１０へ書き込まれるデータと該データの誤り
検出に用いられるコードと該データの内容が直前に書き
込まれたデータと同一か否かを示すフラグとにより形成
されコードとフラグが一体化した多数のデータセットを
記憶するデータ記憶手段２２と、データ記憶手段２２か
らコードと対応のフラグとをデータの書込順に逐次読み
出すコード／フラグ順次読出手段２４と、フラグが読み
出される毎に、メモリ１０へ書き込まれるデータの内容
が直前に書き込まれたデータと同一か否かを該フラグに
より判断する同一データ連続有無判断手段１６と、メモ
リ１０へ書き込まれるデータの内容が直前に書き込まれ
たデータと同一でないことを示すフラグの読み出しが確
認されたときにのみ、該フラグと対応したデータをデー
タ記憶手段２２から読み出すデータ読出手段１８と、デ
ータが読み出される毎に、該データの誤りを対応のコー
ドによりチェックする誤りチェック手段２６と、誤りが
確認されなかったデータをメモリ１０へ書き込んで保持
し、データが読み出されなかったときに最新の保持デー
タをメモリ１０へ書き込むデータ書込手段２８と、を有
している。
は、メモリ１０へ書き込まれるデータと該データの誤り
検出に用いられるコードと該データの内容が直前に書き
込まれたデータと同一か否かを示すフラグとにより形成
されコードとフラグが一体化した多数のデータセットを
記憶するデータ記憶手段２２と、データ記憶手段２２か
らコードと対応のフラグとをデータの書込順に逐次読み
出すコード／フラグ順次読出手段２４と、フラグが読み
出される毎に、メモリ１０へ書き込まれるデータの内容
が直前に書き込まれたデータと同一か否かを該フラグに
より判断する同一データ連続有無判断手段１６と、メモ
リ１０へ書き込まれるデータの内容が直前に書き込まれ
たデータと同一でないことを示すフラグの読み出しが確
認されたときにのみ、該フラグと対応したデータをデー
タ記憶手段２２から読み出すデータ読出手段１８と、デ
ータが読み出される毎に、該データの誤りを対応のコー
ドによりチェックする誤りチェック手段２６と、誤りが
確認されなかったデータをメモリ１０へ書き込んで保持
し、データが読み出されなかったときに最新の保持デー
タをメモリ１０へ書き込むデータ書込手段２８と、を有
している。
【００２１】
【作用】本発明では、データ読出手段１２（ＲＯＭ７
０）から読み出されるデータセットにその内容が直前書
込のものと同一か否かを示すフラグが設けられ、データ
の読出時にこのフラグが予め読み出されてチェックされ
る。
０）から読み出されるデータセットにその内容が直前書
込のものと同一か否かを示すフラグが設けられ、データ
の読出時にこのフラグが予め読み出されてチェックされ
る。
【００２２】そして、読み出されるデータの内容が直前
に書き込まれたものと同一でないことがフラグから確認
されたときにのみ、このデータがデータ記憶手段１２か
ら読み出されてメモリ１０（メモリ７４）へ書き込ま
れ、さらに、保持される。
に書き込まれたものと同一でないことがフラグから確認
されたときにのみ、このデータがデータ記憶手段１２か
ら読み出されてメモリ１０（メモリ７４）へ書き込ま
れ、さらに、保持される。
【００２３】また、データ読み出し手段１２から次に読
み出されるデータの内容が直前に書き込まれたものと同
一で有ることが上記のフラグから確認された場合には、
そのデータの読み出しは行なわれず、保持されていた最
新のデータがこのデータに代えてメモリ１０へ書き込ま
れる。
み出されるデータの内容が直前に書き込まれたものと同
一で有ることが上記のフラグから確認された場合には、
そのデータの読み出しは行なわれず、保持されていた最
新のデータがこのデータに代えてメモリ１０へ書き込ま
れる。
【００２４】
【実施例】以下、図面に基づいて本発明にかかる装置の
好適な実施例を説明する。なお、前述の従来例と同一な
部分に関する説明は省略する。
好適な実施例を説明する。なお、前述の従来例と同一な
部分に関する説明は省略する。
【００２５】図２では実施例の構成が説明されており、
同図（Ｂ）のように、連続フラグレジスタ９０がローデ
ィング回路７２に設けられ、制御回路７８で制御され
る。
同図（Ｂ）のように、連続フラグレジスタ９０がローデ
ィング回路７２に設けられ、制御回路７８で制御され
る。
【００２６】図３にはチェックコード，バイト０部，バ
イト１部，メモリ７４のデータフォーマットが示されて
おり、本実施例では、バイト０部とバイト１部を連結し
たデータが直前にメモリ７４へ書き込まれたものと同一
か否かを示すフラグＦＧがチェックコード部において未
使用とされていた最下位のビットｂ０に格納されてい
る。
イト１部，メモリ７４のデータフォーマットが示されて
おり、本実施例では、バイト０部とバイト１部を連結し
たデータが直前にメモリ７４へ書き込まれたものと同一
か否かを示すフラグＦＧがチェックコード部において未
使用とされていた最下位のビットｂ０に格納されてい
る。
【００２７】図４では本実施例におけるＲＯＭプログラ
ムのメモリロード作用がフローチャートを用いて説明さ
れており、ＲＯＭ７０とメモリ７４のアドレスが予めゼ
ロリセットされる。
ムのメモリロード作用がフローチャートを用いて説明さ
れており、ＲＯＭ７０とメモリ７４のアドレスが予めゼ
ロリセットされる。
【００２８】そして、現在のＲＯＭアドレスからチェッ
クコード部が読み出されてチェックコード部の本体（ｂ
２〜ｂ７）とフラグＦＧ（ｂ０）とがチェックコードレ
ジスタ８３と連続フラグレジスタ９０とに各々格納さ
れ、ＲＯＭアドレスがインクリメントされる（ステップ
４００）。
クコード部が読み出されてチェックコード部の本体（ｂ
２〜ｂ７）とフラグＦＧ（ｂ０）とがチェックコードレ
ジスタ８３と連続フラグレジスタ９０とに各々格納さ
れ、ＲＯＭアドレスがインクリメントされる（ステップ
４００）。
【００２９】さらに、連続フラグレジスタ９０のフラグ
ＦＧが調べられ、直前にメモリ７４へ書き込まれたデー
タと同一な内容のデータが書き込まれるか否かがフラグ
ＦＧの値により判断される（ステップ４０２）。
ＦＧが調べられ、直前にメモリ７４へ書き込まれたデー
タと同一な内容のデータが書き込まれるか否かがフラグ
ＦＧの値により判断される（ステップ４０２）。
【００３０】このときに、直前書込のものと同一内容で
ないデータの書き込まれることが確認された場合には
（ステップ４０２でＮＯ）、ＲＯＭ７０がアクセスされ
てそのときのチェックコード部７０と対応したバイト０
部，バイト１部がバイト０レジスタ８４，バイト１レジ
スタ８６へ各々読み出され、ＲＯＭアドレスが両データ
の読み出し毎にインクリメントされる（ステップ４０
４，４０６）。
ないデータの書き込まれることが確認された場合には
（ステップ４０２でＮＯ）、ＲＯＭ７０がアクセスされ
てそのときのチェックコード部７０と対応したバイト０
部，バイト１部がバイト０レジスタ８４，バイト１レジ
スタ８６へ各々読み出され、ＲＯＭアドレスが両データ
の読み出し毎にインクリメントされる（ステップ４０
４，４０６）。
【００３１】次いで、エラーチェックの演算が行なわれ
（ステップ４０８）、データエラーの発生していないこ
とが確認されると（ステップ４１０でＮＯ）、バイト０
部にバイト１部を連結したデータがメモリ７４へ書き込
まれ、その保持後に、メモリ７４のライトアクセスアド
レスがインクリメントされる（ステップ４１２）。
（ステップ４０８）、データエラーの発生していないこ
とが確認されると（ステップ４１０でＮＯ）、バイト０
部にバイト１部を連結したデータがメモリ７４へ書き込
まれ、その保持後に、メモリ７４のライトアクセスアド
レスがインクリメントされる（ステップ４１２）。
【００３２】そして、全てのデータがメモリ７４へ書き
込まれたか否かが判断され（ステップ４１４）、全ての
データが書き込まれていないとき（ステップ４１４でＮ
Ｏ）には、ＲＯＭ７０がアクセスされてチェックコード
部が読み出される（ステップ４００）。
込まれたか否かが判断され（ステップ４１４）、全ての
データが書き込まれていないとき（ステップ４１４でＮ
Ｏ）には、ＲＯＭ７０がアクセスされてチェックコード
部が読み出される（ステップ４００）。
【００３３】ここで、直前にメモリ７４へ書き込まれた
データと同一内容のものが書き込まれることを連続フラ
グレジスタ９０へ格納されたフラグＦＧの値が示してい
るとき（ステップ４０２でＹＥＳ）には、ＲＯＭアドレ
スのインクリメントが単に２回分行なわれる（ステップ
４１６）。したがってバイト０部及びバイト１部の読み
出し動作が省略され、その際には、最初の保持データが
エラーチェック後にメモリ７４へ書き込まれる（ステッ
プ４１０，４１２，４１４）。
データと同一内容のものが書き込まれることを連続フラ
グレジスタ９０へ格納されたフラグＦＧの値が示してい
るとき（ステップ４０２でＹＥＳ）には、ＲＯＭアドレ
スのインクリメントが単に２回分行なわれる（ステップ
４１６）。したがってバイト０部及びバイト１部の読み
出し動作が省略され、その際には、最初の保持データが
エラーチェック後にメモリ７４へ書き込まれる（ステッ
プ４１０，４１２，４１４）。
【００３４】すなわち、ＲＯＭ７０で内容が同一なデー
タが連続する場合には、それら部分の読み出しが図５，
図６のようにスキップされ、このため本実施例によれ
ば、ＲＯＭ７０のプログラムをメモリ７４へより高速に
ロードでき、その結果、図２の情報処理装置を迅速に立
ち上げることが可能となる。
タが連続する場合には、それら部分の読み出しが図５，
図６のようにスキップされ、このため本実施例によれ
ば、ＲＯＭ７０のプログラムをメモリ７４へより高速に
ロードでき、その結果、図２の情報処理装置を迅速に立
ち上げることが可能となる。
【００３５】しかも、フラグＦＧがチェックコード部の
未使用ビットに格納されるので、チェックコードレジス
タ８３を追加するのみで従前のハードウェアをそのまま
流用することが可能となる。
未使用ビットに格納されるので、チェックコードレジス
タ８３を追加するのみで従前のハードウェアをそのまま
流用することが可能となる。
【００３６】なお、直前にメモリ７４へ書き込まれたデ
ータと同一内容のものが書き込まれるときには、エラー
チェック演算を省略してＲＯＭプログラムのロードをよ
り高速化することも可能である。
ータと同一内容のものが書き込まれるときには、エラー
チェック演算を省略してＲＯＭプログラムのロードをよ
り高速化することも可能である。
【００３７】
【発明の効果】以上説明したように本発明によれば、メ
モリへデータをより高速に転送でき、このため、そのデ
ータによる処理を迅速に開始することが可能となる。
モリへデータをより高速に転送でき、このため、そのデ
ータによる処理を迅速に開始することが可能となる。
【図１】発明の原理説明図である。
【図２】実施例の構成説明図である。
【図３】実施例のバイトフォーマット説明図である。
【図４】実施例の作用を説明するフローチャートであ
る。
る。
【図５】実施例のメモリ格納フォーマット説明図であ
る。
る。
【図６】実施例の作用説明図である。
【図７】従来例の構成説明図である。
【図８】実施例のバイトフォーマット説明図である。
【図９】実施例の作用を説明するフローチャートであ
る。
る。
【図１０】実施例のメモリ格納フォーマット説明図であ
る。
る。
【図１１】実施例の作用説明図である。
７０ ＲＯＭ ７２ ローディング回路 ７４ メモリ ７６ プロセッサ ７８ 制御装置 ８０ ＲＯＭアドレスカウンタ ８２ メモリアドレスカウンタ ８３ チェックコードレジスタ ８４ バイト０レジスタ ８６ バイト１レジスタ ８８ ＥＣＣ回路 ９０ 連続フラグレジスタ
Claims (2)
- 【請求項１】 メモリ（１０）へ書き込まれるデータと
該データの内容が直前に書き込まれたデータと同一か否
かを示すフラグとにより形成された多数のデータセット
を記憶するデータ記憶手段（１２）と、 データ記憶手段（１２）からフラグをデータの書込順に
逐次読み出すフラグ順次読出手段（１４）と、 フラグが読み出される毎に、メモリ（１０）へ書き込ま
れるデータの内容が直前に書き込まれたデータと同一か
否かを該フラグにより判断する同一データ連続有無判断
手段（１６）と、 メモリ（１０）へ書き込まれるデータの内容が直前に書
き込まれたデータと同一でないことを示すフラグの読み
出しが確認されたときにのみ、該フラグと対応したデー
タをデータ記憶手段（１２）から読み出すデータ読出手
段（１８）と、 読み出されたデータをメモリ（１０）へ書き込んで保持
し、データが読み出されなかったときに最新の保持デー
タをメモリ（１０）へ書き込むデータ書込手段（２０）
と、 を有する、ことを特徴としたメモリ書込装置。 - 【請求項２】 メモリ（１０）へ書き込まれるデータと
該データの誤り検出に用いられるコードと該データの内
容が直前に書き込まれたデータと同一か否かを示すフラ
グとにより形成されコードとフラグが一体化した多数の
データセットを記憶するデータ記憶手段（２２）と、 データ記憶手段（２２）からコードと対応のフラグとを
データの書込順に逐次読み出すコード／フラグ順次読出
手段（２４）と、 フラグが読み出される毎に、メモリ（１０）へ書き込ま
れるデータの内容が直前に書き込まれたデータと同一か
否かを該フラグにより判断する同一データ連続有無判断
手段（１６）と、 メモリ（１０）へ書き込まれるデータの内容が直前に書
き込まれたデータと同一でないことを示すフラグの読み
出しが確認されたときにのみ、該フラグと対応したデー
タをデータ記憶手段（２２）から読み出すデータ読出手
段（１８）と、 データが読み出される毎に、該データの誤りを対応のコ
ードによりチェックする誤りチェック手段（２６）と、 誤りが確認されなかったデータをメモリ（１０）へ書き
込んで保持し、データが読み出されなかったとき最新の
保持データをメモリ（１０）へ書き込むデータ書込手段
（２８）と、 を有する、ことを特徴としたメモリ書込装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21275192A JPH0659900A (ja) | 1992-08-10 | 1992-08-10 | メモリ書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21275192A JPH0659900A (ja) | 1992-08-10 | 1992-08-10 | メモリ書込装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659900A true JPH0659900A (ja) | 1994-03-04 |
Family
ID=16627817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21275192A Withdrawn JPH0659900A (ja) | 1992-08-10 | 1992-08-10 | メモリ書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707979B1 (ko) * | 1997-06-20 | 2007-08-16 | 가부시키가이샤 요시노 고교쇼 | 용기 |
-
1992
- 1992-08-10 JP JP21275192A patent/JPH0659900A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707979B1 (ko) * | 1997-06-20 | 2007-08-16 | 가부시키가이샤 요시노 고교쇼 | 용기 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |