JPH01140359A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPH01140359A JPH01140359A JP62299594A JP29959487A JPH01140359A JP H01140359 A JPH01140359 A JP H01140359A JP 62299594 A JP62299594 A JP 62299594A JP 29959487 A JP29959487 A JP 29959487A JP H01140359 A JPH01140359 A JP H01140359A
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- address
- redundant
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 claims abstract description 17
- 230000015654 memory Effects 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 3
- 238000012217 deletion Methods 0.000 abstract description 2
- 230000037430 deletion Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、主記憶装置に関し、特に読み取りデータの訂
正機能を有する主記憶装置に関する。
正機能を有する主記憶装置に関する。
［従来の技術］
３２ビツトのデータを処理する中央制御装置と主記憶装
置とが３２ビツトのデータバスで接続されている情報処
理装置で、３２ビツトの１語長のデータを格納する主記
憶装置は、１ビット誤り訂正２ビット誤り検出を行うた
めに７ビツトの冗長ビットを付加している。このような
主記憶装置に対し中央制御装置か、６３２ビツトの一部
分である８ビツトあるいは１６ビツトのデータをそのま
ま書き込むことは、誤り訂正用のビットが３２ビツトに
対して付加されているため誤り訂正機能を実現できなく
なる。このため従来は（１）まず該当するアドレスを読
み出し、読み出した３２ビツトのデータに書き込む部分
を埋め込み７ビツトの冗長ビットを生成してメモリに書
き込む方式か、（２）３２ビツトではなく部分書き込み
の最小単位である８ビツト毎に冗長ビットを付加してい
た。
置とが３２ビツトのデータバスで接続されている情報処
理装置で、３２ビツトの１語長のデータを格納する主記
憶装置は、１ビット誤り訂正２ビット誤り検出を行うた
めに７ビツトの冗長ビットを付加している。このような
主記憶装置に対し中央制御装置か、６３２ビツトの一部
分である８ビツトあるいは１６ビツトのデータをそのま
ま書き込むことは、誤り訂正用のビットが３２ビツトに
対して付加されているため誤り訂正機能を実現できなく
なる。このため従来は（１）まず該当するアドレスを読
み出し、読み出した３２ビツトのデータに書き込む部分
を埋め込み７ビツトの冗長ビットを生成してメモリに書
き込む方式か、（２）３２ビツトではなく部分書き込み
の最小単位である８ビツト毎に冗長ビットを付加してい
た。
［発明が解決しようとする問題点］
しかしながら前述の従来の方式のうち、（１）の方式は
１回の部分書き込み毎にデータの読み出し、データの埋
め込み、冗長ビットの生成、データの書き込みという動
作を必要とし時間がかかるという開運があった。また、
（２）の方式は８ビツト毎に５ビツトの訂正用冗長ビッ
トを付加するため必要とするメモリの数が多くなるとい
う問題があフた。
１回の部分書き込み毎にデータの読み出し、データの埋
め込み、冗長ビットの生成、データの書き込みという動
作を必要とし時間がかかるという開運があった。また、
（２）の方式は８ビツト毎に５ビツトの訂正用冗長ビッ
トを付加するため必要とするメモリの数が多くなるとい
う問題があフた。
［問題点を解決するための手段］
本発明は上記問題点を解決し、１語長データに対し最小
の冗長ビットで部分書き込みができ、部分書き込みがな
された箇所であっても１ビット誤り訂正２ビット誤り検
出を行うことのできる主記憶装置を提供することを目的
とする。
の冗長ビットで部分書き込みができ、部分書き込みがな
された箇所であっても１ビット誤り訂正２ビット誤り検
出を行うことのできる主記憶装置を提供することを目的
とする。
上記目的を達成するため本発明に係る主記憶装置は、中
央制御装置からのデータの書き込み要求により、格納さ
れる１語長データに対し１ビット誤り訂正２ビット誤り
検出用の冗長ビットを付加して書き込み、読み出したデ
ータが１ビット誤りであった場合には訂正して再度書き
込む機能を存する主記憶装置において、前記中央制御装
置から１語長データの部分書き込み要求が行われた際、
部分書き込みをしたデータのアドレスを保持する保持手
段と、前記中央制御装置からの特定命令に基づき前記中
央制御装置からのアクセスの有無を判断し、アクセスが
ないと判断した時は前記保持手段に保持されたアドレス
からデータを読み出し、読み出したデータに対する誤り
訂正用の冗長ビットを生成して書き込む書き込む手段と
を設けたものである。
央制御装置からのデータの書き込み要求により、格納さ
れる１語長データに対し１ビット誤り訂正２ビット誤り
検出用の冗長ビットを付加して書き込み、読み出したデ
ータが１ビット誤りであった場合には訂正して再度書き
込む機能を存する主記憶装置において、前記中央制御装
置から１語長データの部分書き込み要求が行われた際、
部分書き込みをしたデータのアドレスを保持する保持手
段と、前記中央制御装置からの特定命令に基づき前記中
央制御装置からのアクセスの有無を判断し、アクセスが
ないと判断した時は前記保持手段に保持されたアドレス
からデータを読み出し、読み出したデータに対する誤り
訂正用の冗長ビットを生成して書き込む書き込む手段と
を設けたものである。
［実施例］
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本実施例における主記憶装置を適用した情報処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
同図において、ＣＰＵＩは中央制御装置でＭＭ２は主記
憶装置である。ＣＰＵＩとＭＭ２間は、アドレス線ＡＤ
３、メモリアクセス要求線４．４本の書き込み信号線５
，６，７，８．８ビツトずつ全３２ビツトのデータバス
９゜ｔｏ、１１．１２及び命令フェッチ信号線１３の各
信号線で接続されている。この書き込み信号線５〜８は
、それぞれが８ビツトずつのデータバス９〜１１に対応
しており、最下位の０ビツトから７ビツトまでの書き込
みがされるときはデータバス９上にデータがのり、書き
込み信号線５が“１°となる。残りの２４ビツトに関し
ても同様であり、８ビツト毎に各書き込み信号線６〜８
が対応する。ＣＰＵ１からの１語長（３２ビツト）書き
込み時には４本の書き込み信号線５〜８は全て１° と
なる。
憶装置である。ＣＰＵＩとＭＭ２間は、アドレス線ＡＤ
３、メモリアクセス要求線４．４本の書き込み信号線５
，６，７，８．８ビツトずつ全３２ビツトのデータバス
９゜ｔｏ、１１．１２及び命令フェッチ信号線１３の各
信号線で接続されている。この書き込み信号線５〜８は
、それぞれが８ビツトずつのデータバス９〜１１に対応
しており、最下位の０ビツトから７ビツトまでの書き込
みがされるときはデータバス９上にデータがのり、書き
込み信号線５が“１°となる。残りの２４ビツトに関し
ても同様であり、８ビツト毎に各書き込み信号線６〜８
が対応する。ＣＰＵ１からの１語長（３２ビツト）書き
込み時には４本の書き込み信号線５〜８は全て１° と
なる。
第２図は本実施例によるＭＭ２の構成を示すブロック図
であり、同図に示すように３２ビツトのデータ部１４ａ
、１４ｂ、１４ｃ、１４ｄと７ビツトの冗長ビット部１
４ｅからなるメモリチップ部１４と、ＭＭ２の制御部１
５からなる。
であり、同図に示すように３２ビツトのデータ部１４ａ
、１４ｂ、１４ｃ、１４ｄと７ビツトの冗長ビット部１
４ｅからなるメモリチップ部１４と、ＭＭ２の制御部１
５からなる。
第３図は制御部１５の構成を示すブロック図である。
同図において、制御部１５は、アドレスを一時格納しメ
モリチップ部用アドレス２０を供給するアドレスバッフ
ァ１７と、部分書き込みアドレスを保持するレジスタ１
６と、読み出しアドレスと保持レジスタ１６のアドレス
の一致を検出する一致検出回路１８と、タイミング制御
回路１９と、１ビット誤り訂正２ビット誤り検出回路２
１と、冗長ビット生成回路２２と、書き込み指示制御回
路２３と、命令フェッチ信号線１３を人力し命令のデコ
ードを行う命令デコーダ３４とから構成される。
モリチップ部用アドレス２０を供給するアドレスバッフ
ァ１７と、部分書き込みアドレスを保持するレジスタ１
６と、読み出しアドレスと保持レジスタ１６のアドレス
の一致を検出する一致検出回路１８と、タイミング制御
回路１９と、１ビット誤り訂正２ビット誤り検出回路２
１と、冗長ビット生成回路２２と、書き込み指示制御回
路２３と、命令フェッチ信号線１３を人力し命令のデコ
ードを行う命令デコーダ３４とから構成される。
次に、本実圧倒の動作について説明する。
ｃｐｕｉから１語長書き込みがなされる場合は各書き込
み信号線５〜８はすべて“１°となり制御部１５はそれ
を検出してデータバス上の３２ビツトデータに対し７ビ
ツトの冗長ビットを付加してメモリチップ部１４に書き
込む。もし書き込み線がすべて１′ではなく１本から３
本の信号が“１′である部分書き込みであった場合には
、そのアドレスを部分書き込みレジスタ１６にアドレス
を保持し、該当部のメモリチップ部１４にのみ部分書き
込みがなされたアドレスであることを示す。
み信号線５〜８はすべて“１°となり制御部１５はそれ
を検出してデータバス上の３２ビツトデータに対し７ビ
ツトの冗長ビットを付加してメモリチップ部１４に書き
込む。もし書き込み線がすべて１′ではなく１本から３
本の信号が“１′である部分書き込みであった場合には
、そのアドレスを部分書き込みレジスタ１６にアドレス
を保持し、該当部のメモリチップ部１４にのみ部分書き
込みがなされたアドレスであることを示す。
メモリアクセス要求線４が°１°で、各書き込み信号線
５，６，７，８．がすべて１“であるときは１語長書き
込みであり制御部１５はメモリチップ部１４への書き込
みデータ２５．２６゜２７．２８をそれぞれデータバス
９，１０，１１．１２のデータとして、冗長データ発生
回路２２で７ビツトの冗長データを生成し冗長データ線
２４からデータを出力する。メモリチップ部１４への書
き込み信号は下位８ビット分は書き込み指示線３０、次
の８ビツトが書き込み指示線３１、順に書き込み指示線
３２．３３で冗長ビット分は冗長ビット部書き込み指示
線２９であるが１語長書き込みの場合すべて書き込み指
示となる。
５，６，７，８．がすべて１“であるときは１語長書き
込みであり制御部１５はメモリチップ部１４への書き込
みデータ２５．２６゜２７．２８をそれぞれデータバス
９，１０，１１．１２のデータとして、冗長データ発生
回路２２で７ビツトの冗長データを生成し冗長データ線
２４からデータを出力する。メモリチップ部１４への書
き込み信号は下位８ビット分は書き込み指示線３０、次
の８ビツトが書き込み指示線３１、順に書き込み指示線
３２．３３で冗長ビット分は冗長ビット部書き込み指示
線２９であるが１語長書き込みの場合すべて書き込み指
示となる。
書き込み信号線５，６，７．８のうち１つの信号でも°
０°があれば部分書き込みとなり書き込み指示線３０．
３１．３２．３３は書き込み信号線５，６，７．８で指
示されたとおりに書き込み指示を行えばよく、この場合
冗長ビット部書き込み指示線２９は書き込み指示をださ
ない。これによりそのアドレスの冗長ビット部のデータ
は１ビット誤り訂正２ビット誤り検出には使用できなく
なり、機能は一時的に失われる。この際レジスタ２５に
部分書き込みがなされたアドレスを保持し、１ビット誤
り訂正２ビット誤り検出機能が失われているアドレスで
あることを示す。このアドレスは１ビット誤り訂正２ビ
ット誤り検出の信頼性保証の機能が失われているわけで
、なるべく早い時点で冗長ビットを修正し１ビット誤り
訂正２ビット誤り検出機能を復活させる必要が生じる。
０°があれば部分書き込みとなり書き込み指示線３０．
３１．３２．３３は書き込み信号線５，６，７．８で指
示されたとおりに書き込み指示を行えばよく、この場合
冗長ビット部書き込み指示線２９は書き込み指示をださ
ない。これによりそのアドレスの冗長ビット部のデータ
は１ビット誤り訂正２ビット誤り検出には使用できなく
なり、機能は一時的に失われる。この際レジスタ２５に
部分書き込みがなされたアドレスを保持し、１ビット誤
り訂正２ビット誤り検出機能が失われているアドレスで
あることを示す。このアドレスは１ビット誤り訂正２ビ
ット誤り検出の信頼性保証の機能が失われているわけで
、なるべく早い時点で冗長ビットを修正し１ビット誤り
訂正２ビット誤り検出機能を復活させる必要が生じる。
メモリアクセス要求線４が“１′で書き込み信号線５〜
８がすべて０゛である場合には読み出しアクセスであり
、このとき−数種出回路１８にてレジスタ１６で保持し
ているアドレスと読み出しアドレスが一致しているか否
かを検出し、もしレジスタ１６内に読み出しアドレスと
同じアドレスが存在したら部分書き込みがなされたアド
レスであることであり、１ビツトエラー訂正や２ビツト
エラー検出を行わずにメモリチップ部１４から読み出し
たデータをそのままデータバスに出力する。
８がすべて０゛である場合には読み出しアクセスであり
、このとき−数種出回路１８にてレジスタ１６で保持し
ているアドレスと読み出しアドレスが一致しているか否
かを検出し、もしレジスタ１６内に読み出しアドレスと
同じアドレスが存在したら部分書き込みがなされたアド
レスであることであり、１ビツトエラー訂正や２ビツト
エラー検出を行わずにメモリチップ部１４から読み出し
たデータをそのままデータバスに出力する。
命令フェッチ信号線１３が１°の読み出しアクセスの場
合には制御部１５内の命令デコード回路３４で命令コー
ドをデコードし、ＣＰＵＩがすぐにＭＭ２に読み書きの
要求をする可能性があるか否かを判断する。もしアクセ
スの可能性がない場合にはタイミング制御回路１９回路
が起動されレジスタ１６のアドレスから３２ビツトデー
タの読み出し、読み出したデータに対する７ビツトの冗
長データの生成、３２ビツトと７ビツト（データと冗長
ビット）のメモリチップ部１４への書き込み、そしてレ
ジスタ１６の内容の削除が順をおって行われる。命令デ
コーダで起動することによりＭＭ２のあき時間を使い情
報処理装置の処理能力を損なうことなく部分書き込みが
なされたアドレスの冗長ビットの修正ができ高性能で必
要最小限のメモリチップで部分書き込み可能な主記憶装
置を実現できる。
合には制御部１５内の命令デコード回路３４で命令コー
ドをデコードし、ＣＰＵＩがすぐにＭＭ２に読み書きの
要求をする可能性があるか否かを判断する。もしアクセ
スの可能性がない場合にはタイミング制御回路１９回路
が起動されレジスタ１６のアドレスから３２ビツトデー
タの読み出し、読み出したデータに対する７ビツトの冗
長データの生成、３２ビツトと７ビツト（データと冗長
ビット）のメモリチップ部１４への書き込み、そしてレ
ジスタ１６の内容の削除が順をおって行われる。命令デ
コーダで起動することによりＭＭ２のあき時間を使い情
報処理装置の処理能力を損なうことなく部分書き込みが
なされたアドレスの冗長ビットの修正ができ高性能で必
要最小限のメモリチップで部分書き込み可能な主記憶装
置を実現できる。
［発明の効果］
以上説明したように本発明によれば、部分書き込みがな
されたアドレスを保持し、命令のデコーダを有し命令の
種別によって冗長ビット部の修正タイミングを起動する
ことにより主記憶装置のあき時間を使い情報処理装置の
処理能力を損なうことなく１語長に対し最小の冗長ビッ
トで部分書き込みを実現できる。
されたアドレスを保持し、命令のデコーダを有し命令の
種別によって冗長ビット部の修正タイミングを起動する
ことにより主記憶装置のあき時間を使い情報処理装置の
処理能力を損なうことなく１語長に対し最小の冗長ビッ
トで部分書き込みを実現できる。
第１図は本発明の一実施例による主記憶装置を用いた情
報処理装置の構成を示すブロック図、第２図は第１図の
主記憶装置の構成を示すブロック図、第３図は主記憶装
置の制御部の構成を示すブロック図である。 １：ＣＰＵ ２：ＭＭ ３ニアドレス ４：メモリアクセス要求線５．６，
７，８：書き込み信号線 ９．１０，１１，１２：データバス １３：命令フェッチ信号線 １４：メそりチップ部 １５：制御部 １６：レジスタ １７：アドレスバッファ １８ニ一致検出回路 １９：タイミング制御回路 ２０：メモリチップ部用アドレス ２１：１ビット誤り訂正２ビット誤り検出回路２２：冗
長ビット生成回路 ２３：書き込み指示制御回路 ２４：冗長データ線 ２５．２６，２７，２８：データ線 ２９：冗長ビット部書き込み指示線 ３０．３１，３２，３３：書き込み指示線３４：命令デ
コーダ
報処理装置の構成を示すブロック図、第２図は第１図の
主記憶装置の構成を示すブロック図、第３図は主記憶装
置の制御部の構成を示すブロック図である。 １：ＣＰＵ ２：ＭＭ ３ニアドレス ４：メモリアクセス要求線５．６，
７，８：書き込み信号線 ９．１０，１１，１２：データバス １３：命令フェッチ信号線 １４：メそりチップ部 １５：制御部 １６：レジスタ １７：アドレスバッファ １８ニ一致検出回路 １９：タイミング制御回路 ２０：メモリチップ部用アドレス ２１：１ビット誤り訂正２ビット誤り検出回路２２：冗
長ビット生成回路 ２３：書き込み指示制御回路 ２４：冗長データ線 ２５．２６，２７，２８：データ線 ２９：冗長ビット部書き込み指示線 ３０．３１，３２，３３：書き込み指示線３４：命令デ
コーダ
Claims (1)
- 【特許請求の範囲】 中央制御装置からのデータの書き込み要求により、格納
される１語長データに対し１ビット誤り訂正２ビット誤
り検出用の冗長ビットを付加して書き込み、読み出した
データが１ビット誤りであった場合には訂正して再度書
き込む機能を有する主記憶装置において、 前記中央制御装置から１語長データの部分書き込み要求
が行われた際、部分書き込みをしたデータのアドレスを
保持する保持手段と、 前記中央制御装置からの特定命令に基づき前記中央制御
装置からのアクセスの有無を判断し、アクセスがないと
判断した時は前記保持手段に保持されたアドレスからデ
ータを読み出し、読み出したデータに対する誤り訂正用
の冗長ビットを生成して書き込む書き込み手段とを設け
たことを特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299594A JPH01140359A (ja) | 1987-11-27 | 1987-11-27 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299594A JPH01140359A (ja) | 1987-11-27 | 1987-11-27 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140359A true JPH01140359A (ja) | 1989-06-01 |
Family
ID=17874657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299594A Pending JPH01140359A (ja) | 1987-11-27 | 1987-11-27 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129510A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | メモリデータ訂正装置 |
| US7507485B2 (en) | 2001-10-30 | 2009-03-24 | Lg Display Co., Ltd. | Organic electroluminescent device |
-
1987
- 1987-11-27 JP JP62299594A patent/JPH01140359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129510A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | メモリデータ訂正装置 |
| US7507485B2 (en) | 2001-10-30 | 2009-03-24 | Lg Display Co., Ltd. | Organic electroluminescent device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4112502A (en) | Conditional bypass of error correction for dual memory access time selection | |
| JPH10289164A (ja) | メモリ制御方法およびメモリ制御装置 | |
| JPH0652065A (ja) | メモリ制御回路 | |
| JPH0316655B2 (ja) | ||
| JP4773343B2 (ja) | キャッシュメモリのためのエラーを認識する方法と装置，およびキャッシュメモリ | |
| JPH10143448A (ja) | メモリシステム | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JPS63278162A (ja) | 情報処理装置におけるエラ−訂正装置 | |
| JPH01194046A (ja) | メモリアクセス方式 | |
| JPH05158810A (ja) | 誤り検出回路 | |
| JPH06274421A (ja) | データ保証方式 | |
| JPH0765586A (ja) | Ｅｅｐｒｏｍアクセス方式 | |
| JPH06250937A (ja) | メモリ制御方法、ｅｃｃ機能付きメモリ制御回路、及び、情報処理装置 | |
| JP2003248594A (ja) | データ誤りチェックシステム | |
| US8533565B2 (en) | Cache controller and cache controlling method | |
| JPH0223442A (ja) | メモリ制御装置 | |
| JPH03154950A (ja) | 固定障害検出装置 | |
| JPS59217298A (ja) | メモリエラ−救済方式 | |
| JPH10247157A (ja) | トランザクション処理システムおよびそのリカバリ方法 | |
| JPS59110098A (ja) | デ−タ記憶装置の誤り訂正装置 | |
| JPS63170756A (ja) | 主記憶イニシヤライズ方式 | |
| JPH0769874B2 (ja) | メモリシステムにおけるエラー検出装置 | |
| JPH04102946A (ja) | 記憶装置制御方式 | |
| JPH02139635A (ja) | エラー処理方式 | |
| JPS61296438A (ja) | デ−タパリテイ記憶方式 |