JPH01199232A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖良欠１ 本発明はマイクロプログラム制御装置に関し、特に続出
専用制御記憶装置を用いたマイクロプログラム制御記憶
装置に関する。

従Ｊり１街 従来、この種のマイクロプログラム制御装置の制御記憶
装置にはＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｎｏｒｙ
）が用いられる場合があった。これは、ＲＡＭ（Ｒａｎ
ｄｏＩＩＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）に比べてＲＯＭ
の集積度が数倍高く、製造コストも低いためである。

しかし、このようなマイクロプログラム制御装置の制御
記憶装置内のマイクロプログラムにバグがあった場合に
はバグを修正した新しいＲＯＭと交換しなければならな
いという欠点があった。特に開発初期の段階ではバグが
多く、ＲＯＭの交換回数が多くなってコストがかえって
高くつくという欠点もあった。

さらにマスクＲＯＭのような場合には修正に要する期間
が非常に長くなるという欠点があった。

ｉ匪ム旦刀 本発明の目的はバグ等が発生してもＲＯＭを交換せずに
処理を続けることができるマイクロブロダラム制御装置
を提供することである。

発明の構成 本発明のマイクロプログラム制御装置は、マイクロプロ
グラムが予め格納されている複数の領域を有する第１の
記憶手段と、前記第１の記憶手段の複数の領域の夫々に
対応して設けられ、かつその領域が有効か無効かを示す
フラグ手段と、前記第１の記憶手段の無効な領域のマイ
クロプログラムを格納する第２の記憶手段と、前記フラ
グ手段が有効を示したときに前記第１の記憶手段の対応
する領域からマイクロプログラムを読出し、かつ前記フ
ラグ手段が無効を示したときに前記第２の記憶手段から
マイクロプログラムを読出す続出選択手段とを有するこ
とを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるマイクロプログラム制御装置の一
実施例の構成を示す系統図である０図において、本発明
の一実施例によるマイクロプログラム制御装置は、アド
レスレジスタ１と、ＲＯＭ２と、ＲＡＭ３と、ＲＯＭ内
有効ブロック情報記憶回１？’＆　（ＢＶ）４と、ＲＡ
Ｍ内フ０　ツク７　ト、レス記憶回路（ＢＡＡ）５と、
比較回路６と、アドレス変換回路（ＡＴ）７と、選択回
路８と、続出レジスタ９と、制御回路１０とを含んで構
成されている。

アドレスレジスタ１は、実行すべきマイクロプログラム
語のアドレスを保持するものであり、１６ビツトの長さ
をもつ、したがって、マイクロプログラムのアドレス空
間は２　”＝　６４　Ｋ語（■り＝１０２４）である。

ＲＯＭ２は、００００番地からＩ　ＦＦＦ番地（１６進
数）までの（８に語のマイクロプログラム語を格納する
ものである。ＲＯＭ２内の各マイクロプログラム語は８
バイト（１バイト＝８ビツト）の長さをもつものである
。

ＲＡＭ３は、最大２に語のマイクロプログラムを格納す
るものである。ＲＡＭＢ内の各マイクロプログラム語は
８バイトの長さをもち、ＲＯＭ　２内のマイクロプログ
ラムと同じ形式である。また、ＲＡＭＢ内には３２語境
界から始まる３２語を１ブロツクとする任意のブロック
を最大６４ブロック分（３２語Ｘ６４＝２に語分）格納
することができる。

ＲＯＭ２又はＲＡＭ３から読出されたマイクロプログラ
ム話内には次に実行すべきマイクロプログラム語のアド
レスが含まれており、そのアドレスは信号線１００を介
してアドレスレジスタ１に設定され、制御回路１０によ
ってマイクロプログラムの実行順序制御が行われる。

ＲＯＭ内有効ブロック情報記憶回路４は、ＲＯＭ２内の
マイクロプログラム語が有効か無効かをブロック単位で
表す有効情報を保持する２５６ビツト（１ビット×２５
６語）の記憶回路である。

その有効情報は、アドレスレジスタ１の３ビツト目から
１０ビツト目（０オリジン）までの８ビツトをアドレス
として読出される。有効情報は、。

「１」のとき有効を示し、「０」のとき無効を示す。

選択回路８はアドレスレジスタ１内のアドレスがＲＯＭ
２内のマイクロプログラム語を示しているときに、ＲＯ
Ｍ内有効ブロック情報記憶回路４の有効情報が「１」の
場合ＲＯＭ２から読出されたマイクロプログラム語を選
択して出力し、「０」の場合ＲＡＭＢから読出されたマ
イクロプログラム語を選択して出力する。

続出レジスタ９は選択回路８によって選択されたマイク
ロプログラム語を保持し、その出力９０で図示せぬ被制
御装置を制御するものである。

ＲＡＭ内ブロブロックアドレス記憶回路５７６８ビツト
（３ビット×２５６語）の記憶回路であり、ＲＡＭ３に
保持されているブロックのアドレスの下位３ビツトをデ
ータとして、上位８ビツトで示されるアドレスに記憶す
るものである。ＲＡＭ内ブロブロックアドレス記憶回路
５ドレスレジスタ１の上位８ビツトのアドレスで索引さ
れ、その３ビツトのデータは比較回路６によってアドレ
スレジスタ１の８ビツト目から１０ビツト目までの３ビ
ツトと比較されて、比較結果６０が制御回路１０に送ら
れる。

その比較結果が一致を示せば、ＲＡＭ３内に既に該当ブ
ロックが保持されていることを示し、ＲＡＭＢ内のマイ
クロプログラム語が選択回路８を介して読出レジスタ９
に読出されて実行される。

一方、比較結果が不一致を示せば、アドレスレジスタ１
内のアドレスがＲＯＭ２内若しくはＲＯＭ２外のアドレ
スのいずれかであっても、ＲＯＭ内有効ブロック情報記
憶回路４内の有効情報が「０」のときにはＲＡＭ３内に
必要なブロックが保持されていないことを示し、マイク
ロプログラムの実行を停止し、図示せぬ主記憶装置から
必要なブロックを読出してＲＡＭ３に保持した後、実行
を再開する。

つまり、アドレスレジスタ１内のアドレスのマイクロプ
ログラム語をＲＯＭ２若しくはＲＡＭ　Ｂから読出そう
としたとき、比較結果によりそのマイクロプログラム語
を含む有効なブロックがＲＯＭ２もしくはＲＡＭ３内に
存在しないと判断した場合、−時的にマイクロプログラ
ムの実行を停止して制御回路１０の制御によって図示せ
ぬ主記憶装置からそのブロックを読出してＲＡＭ３に保
持した後、マイクロプログラムの実行を再開するのであ
る。なお、主記憶装置には必要なマイクロプログラム語
が予め決められた番地に格納されている。

次に第２図及び第３図を用いて主記憶装置内から必要な
ブロックを読出す際の動作について説明する。第２図は
アドレス変換回路７の詳細図、第３図は図示せぬ主記憶
装置のメモリマツプである。

第２図においてアドレス変換回路７は、１９ビツトの加
算器を有し、アドレスレジスタ１の上位１１ビツトで示
されるＲＡＭ３に保持すべきブロックのアドレスを主記
憶装置上での該当ブロックの先頭アドレスに変換するも
のである。Ｂはベースアドレスであり、主記憶装置上の
マイクロプログラム語が格納されている領域の先頭アド
レスである。また、Ａはアドレスレジスタ１の上位１１
ビツトで示されるＲＡＭ３に保持すべきブロックのアド
レスであり、このアドレスＡの１１ビツトは２５６倍（
＝８（バイト）ｘ３２（語））された後、ベースアドレ
スＢと加算され、該当ブロックの主記憶装置上でのアド
レスＣが得られる。

第３図において主記憶装置にはアドレス変換回路７によ
って得られたアドレス位置から該当ブロックのマイクロ
プログラム語が８バイトを１語としして３２語が連続し
て格納されており（つまり１ブロック分）、これを順次
ＲＡＭ３に読出す。

なお、Ｂはベースアドレスである。

詳述すると、ＲＡＭ３のアドレスはアドレスレジスタ１
の下位１２ビツトで与えられるので、まずアドレスレジ
スタ１にブロックの続出の原因（つまりバグ等）となっ
たマイクロプログラム語のアドレスの下位５ビツトを「
０」にしたアドレスがセットされる。主記憶装置のこの
アドレスからマイクロプログラム語がＲＡＭ３に１語格
納されるたびにアドレスレジスタ１内の値が１ずつ加算
される（つまり「０００００」からｒｌｌｌｌｌ」まで
の３２回読出される）、その結果、３２語分のブロック
の読出しが制御回路１０の制御のもとに行われたことに
なる。

ＲＡＭ３へのブロックの読出しが完了した後、そのブロ
ックのアドレスの上位８ビヅ、トをアドレスとしてＲＡ
Ｍ内ブロブロックアドレス記憶回路５ロックのアドレス
の下位３ビツトの値が書込まれる。そして、アドレスレ
ジスタ１にブロックの続出の原因となったマイクロプロ
グラム語のアドレスをセットし、マイクロプログラム語
の実行を再開する。

次にＲＯＭ２内のマイクロプログラム語にバグが検出さ
れたとき及び故障の発生が検出されたときの救済につい
て説明する。

まず、バグが検出された場合には、システムの立上げ時
にバグを含むＲＯＭ２内のブロックに対応するＲＯＭ内
有効ブロック情報記憶回路４内の有効情報を無効状態に
しくつまり「１」→「０」）、それ以外のブロックの有
効情報は有効状態（つまり「１」）にしておく、さらに
バグを修正した正しいブロックを主記憶装置上の該当す
るアドレスに格納しておくとともにＲＡＭ内ブロブロッ
クアドレス記憶回路５内てクリアして、ＲＡＭＢ内に有
効なブロックが格納されていない状態にしておく。

そして、システムが起動され、装置の動作中にＲＯＭ２
内の無効化されたブロックがアクセスされると、前述の
ようにそのブロックは実行されずに（読出されずに）、
バグを修正した正しいブロックが主記憶装置からＲＡＭ
３に読出されて実行される。以後、他のブロックの読出
しによってそのブロックがＲＡＭＢ内から消されなけれ
ば、再度そのブロックがアクセスされた場合には主記憶
装置から読出されずにＲＡＭ３から読出されるため、処
理速度等の性能の低下はない。

また、故障の発生が検出された場合には、故障発生時点
で故障が検出されたマイクロプログラムを含むＲＯＭ２
内のブロックに対応するＲＯＭ内有効ブロック情報記憶
回路４内の有効情報を無効状態にし、故障が発生した場
所から再試行を行う。

この再試行によって、ＲＯＭ２内の無効化されたブロッ
クがアクセスされると、前述のように主記憶装置から正
しいブロックがＲＡＭ３に読出されて実行される。

つまり本発明は、ＲＯＭ内の各ブロックに対応し、かつ
そのブロックの有効性を示す情報を記憶しておき、ＲＯ
Ｍがアクセスされる都度その情報を参照しているのであ
る。そして、その情報が無効を示した場合には主記憶装
置からＲＡＭへ有効なブロックを読出して実行を行うた
め、それ以後は、処理速度が低下せずに動作するのであ
る。

なお、本実施例においては、ＲＡＭはＲＯＭより記憶容
量の小さいものを用いたが、同一の記憶容量のものを使
用すれば、無効化したブロックの代りの正しいブロック
が全てＲＡＭに格納できるため、主記憶装置からそのブ
ロックを読出した後は装置の処理速度を落さずにＲＯＭ
のバグや故障に対応できることは明白である。

また、本発明において、ＲＡＭ上でマイクロプログラム
をオーバレイして実行するようにすれば、ＲＯＭの記憶
容量を超えるマイクロプログラムの実行をあまり速度を
落さずに実行することも可能である。

魚コ！と１玉 以上説明したように本発明は、ＲＯＭを用いた制御記憶
装置の他にＲＡＭを用いた卿制御記憶装置を設け、ＲＯ
Ｍ内のマイクロプログラムをブロック単位で無効化し、
無効化したブロックに対応する正しいブロックを主記憶
装置内に準備しておき、無効化したブロックがアクセス
されたときには主記憶装置内からＲＡＭに正しいブロッ
クを読出して実行することにより、バグや故障が発生し
てもＲＯＭを交換せずに処理を行えるという効果がある
。

【図面の簡単な説明】

第１図は本発明の実施例によるマイクロプログラム制御
装置の構成を示す系統図、第２図はアドレス変換回路７
の詳細図、第３図は主記憶装置のメモリマツプである。 主要部分の符号の説明 １・・・・・・アドレスレジスタ ２・・・・・・ＲＯＭ ３・・・・・・ＲＡＭ ４・・・・・・ＲＯＭ内有効ブロック情報記憶回路８・
・・・・・選択回路

Claims (1)

【特許請求の範囲】
1. （１）マイクロプログラムが予め格納されている複数の
   領域を有する第１の記憶手段と、前記第１の記憶手段の
   複数の領域の夫々に対応して設けられ、かつその領域が
   有効か無効かを示すフラグ手段と、前記第１の記憶手段
   の無効な領域のマイクロプログラムを格納する第２の記
   憶手段と、前記フラグ手段が有効を示したときに前記第
   １の記憶手段の対応する領域からマイクロプログラムを
   読出し、かつ前記フラグ手段が無効を示したときに前記
   第２の記憶手段からマイクロプログラムを読出す読出選
   択手段とを有することを特徴とするマイクロプログラム
   制御装置。