JPH066240A - 分周回路及び分周回路を用いた直並列変換回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は複数の分周手段を縦続接続した分周回
路及び分周回路を用いた直並列変換回路に関し，簡易な
回路の追加で高速なビットレート相当の信号の分周出力
の位相を所望のクロック数だけシフトできることを目的
とする。 【構成】各分周手段の出力を入力としシフト量制御信号
により反転機能が制御される各段の反転手段と，２段目
以降の前記各段の反転手段の出力を入力としそれぞれの
駆動信号により位相制御された各分周クロックを発生す
る各位相可変手段を備える。初段の反転手段の出力を２
段目の位相可変手段の駆動信号として供給し，以下ｎ段
目の位相可変手段の出力をｎ＋１段目の反転手段の駆動
信号として供給する接続を備える。所望のシフト量に対
応するシフト量制御信号を各段の反転手段に供給して初
段の反転手段の出力及び各位相可変手段の出力から発生
する各分周クロックの位相を所望のシフト量だけシフト
するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は分周回路及び分周回路を
用いた直並列変換回路に関する。近年，光ファイバ等に
よる伝送路の伝送容量の増大に伴い信号の多重度も増大
してきた。また，ＣＣＩＴＴにおいても広帯域ＩＳＤＮ
に対応するため，ネットワーク間におけるインタフェー
スを統一するために同期ディジタルハイアラーキ（ＳＤ
Ｈ：Synchronous Digital Hierarchy)という名で呼ばれ
る新しい多重化方式を持つ同期インタフェースが標準化
された。このＳＤＨにおいては，極めて高速なビットレ
ートの多重化信号も含まれており，そのような高速の多
重化信号を処理するためには多重分離により複数のチャ
ネル信号に変換し，低速度の信号にする必要があり，そ
のため，高速で多重分離を行う直並列変換回路が必要に
なってきている。

【０００２】

【従来の技術】多重化された信号を分離し，信号内に含
まれているヘッダやデータを処理するには，分離した各
信号を所定のチャネルに出力する必要がある。そのた
め，信号の内容を見てフレーム同期を取り，分離した信
号を順番に各チャネルへ出力しなければならない。フレ
ームの同期パターンを検出することにより同期を検出し
て各チャネルの分離が正常に行われる。フレーム同期パ
ターンが検出できなくなるとフレーム同期外れが検出さ
れる。しかし，幹線系で用いられる光通信システムの信
号の伝送速度は非常に高速であり，例えば２．４Ｇ〔ｂ
ｐｓ〕（ギガ・ビット・パー・セコンド）程度に達する
場合がある。このような高速の信号をチャネル分離をせ
ずにフレーム同期をとることは困難である。

【０００３】そこでフレーム同期をとらずに直並列変換
回路で分離して，伝送速度が遅くなった信号に対しフレ
ームを検出し，信号の入れ換えを行って各信号を所定の
チャネルに出力する構成をとっている。これを実現する
方法としては，大きく分けて(1),(2) の方法がある。 (1) 分離回路に同期検出外れの情報をフィードバック
し，分離回路は出力する各チャネルをシフトする。この
方法は更に次の〜に分けることができる。

【０００４】チャネルをシフトする時，分離回路は入
力クロックを１ビットの間インヒビットして，チャネル
を１ビットシフトする。 チャネルをシフトする時，分離回路をリセットして適
切な時機にリセットを解除することによりチャネルをシ
フトする。 チャネルをシフトする時，分離回路内の分周回路の状
態を反転することによりチャネルをシフトする。この多
重化信号の分離回路（直並列変換回路）は図１４に示さ
れその構成，動作は後述する。

【０００５】(2) フレーム同期検出回路の後にチャネル
入れ換え回路を接続し，フレーム同期外れを検出したら
その情報を用いてチャネル入れ換えを行う。 上記の(1) の, の方法は分離回路への入力クロック
と同程度の立ち上がりと立ち下がり時間を持つ単発パル
ス信号やステップ信号を発生しなければならない。また
これらの信号を分離回路の状態と同期して入力しなけれ
ばならないため，複雑な回路と微妙なタイミング設定を
必要とする。つまり，この場合に用いるパルス信号（ク
ロック信号と同程度）はＧＨｚ（ギガヘルツ）の速度で
ある点に問題がある。

【０００６】また，(2) の方法は，高速回路を必要とし
ないものの回路規模が大きくなるという欠点があった。
上記の方法を用いる従来例の構成図を図１４に示し，
図１４の構成によるタイミングチャートを図１５に示
す。図１４において，Ｄ−ＦＦ１〜Ｄ−ＦＦ１４はＤ型
フリップフロップ，Ｔ−ＦＦ１〜Ｔ−ＦＦ３はＴ型フリ
ップフロップ，ＤＬ１〜ＤＬ８は遅延回路，ＩＮＶは反
転回路を表し，遅延回路内に記されたＴ／２，Ｔ，２
Ｔ，４Ｔはクロック信号の周期Ｔに対しそれぞれ１／２
周期，１周期，２周期，４周期の時間だけ遅延すること
を意味する。

【０００７】図１４の回路中に示す各部の信号ａ〜ｓの
タイミングチャートは図１５に示され，以下図１５に示
す例により動作を説明する。図１４の下側に点線で囲ま
れたＴ−ＦＦ１，ＤＬ８，Ｔ−ＦＦ２，Ｔ−ＦＦ３によ
り構成する分周回路が設けられ，その上側に設けられた
各回路は多重化信号から各チャネルの信号を分離するた
めの分離回路を構成する。

【０００８】分周回路へ供給されるクロック入力ｂは初
段のＴ−ＦＦ１で１／２に分周され，データ入力ａの各
信号の中央位置で立ち上がるよう半クロック時間（Ｔ／
２）だけ遅延して信号ｃを発生する。この信号ｃは更に
次のＴ−ＦＦ２で分周されクロックの１／４の周期の信
号ｆを発生し，次のＴ−ＦＦ３において分周されてクロ
ックの１／８の周期の信号ｋを発生する。

【０００９】データ入力ａはクロックに同期した多重化
（この例では８チャネルの多重化）されたバイナリイ信
号（・・・ｎ，ｎ＋１，ｎ＋２，・・・）が直列に分離
回路に入力され，Ｄ−ＦＦ１及びＤ−ＦＦ２に供給され
る。ＤＬ８の出力信号ｃと，信号ｃをＩＮＶで位相反転
した信号によりＤ−ＦＦ１，Ｄ−ＦＦ２には，データ入
力の信号が交互に抽出・保持され，Ｄ−ＦＦ１，ＤＬ１
の出力信号ｄとＤ−ＦＦ２の出力信号ｅが図１５に示す
ように発生する。信号ｄは次にＤ−ＦＦ３，Ｄ−ＦＦ４
に供給され，信号ｅはＤ−ＦＦ５，Ｄ−ＦＦ６に供給さ
れる。

【００１０】Ｄ−ＦＦ３とＤ−ＦＦ５はＴ−ＦＦ２から
の信号ｆにより抽出され，Ｄ−ＦＦ４とＤ−ＦＦ６は信
号ｆの位相反転出力により抽出され，Ｄ−ＦＦ３とＤ−
ＦＦ５の信号はそれぞれＤＬ２，ＤＬ３において２周期
だけ遅延されて信号ｇ，ｉが発生し，Ｄ−ＦＦ４とＤ−
ＦＦ６から信号ｈ，ｊが発生する。この信号ｇ，ｈ，
ｉ，ｊは図１５に示すようにデータ入力の各信号が４周
期分づつ順次保持した出力となり，データ入力が４つの
出力に直並列変換されたものである。

【００１１】次に各信号ｇ〜ｊは図１４に示すようにそ
れぞれが後段の２つのＤ−ＦＦに供給される。各Ｄ−Ｆ
Ｆ７〜Ｄ−ＦＦ１４の中のＤ−ＦＦ７，Ｄ−ＦＦ９，Ｄ
−ＦＦ１１，Ｄ−ＦＦ１３は分周回路のＴ−ＦＦ３の出
力信号ｋにより駆動されて信号ｇ，ｈ，ｉ，ｊを抽出
し，それぞれ４Ｔの遅延回路ＤＬ４〜ＤＬ７を通って，
分離回路の出力端子Ａ，Ｃ，Ｂ，Ｄに信号ｌ，ｎ，ｐ，
ｒを発生する。また，Ｄ−ＦＦ８，Ｄ−ＦＦ１０，Ｄ−
ＦＦ１２，Ｄ−ＦＦ１４は分周回路のＴ−ＦＦ３の出力
信号ｋの位相反転信号により駆動されて信号ｇ，ｈ，
ｉ，ｊを抽出し，分離回路の出力端子Ｅ，Ｇ，Ｆ，Ｈに
信号ｍ，ｏ，ｑ，ｓを発生する。

【００１２】この出力信号ｌ〜ｓは，図１５に示すよう
にそれぞれデータ入力ａの信号を８つの信号に直並列変
換したものであり，各出力信号内には８クロック毎に発
生したデータ信号が抽出され８クロック分保持されてい
る。そして，出力端子Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ
に発生するデータ信号の順序（図１５に示すｌ，ｐ・・
・ｑ，ｏ，ｓ）がｎ−４，ｎ−３，ｎ−２・・・ｎ＋
２，ｎ＋３であることから明らかなように，それぞれ入
力データを順次１クロックだけ位相が異なるチャネル信
号を発生している。

【００１３】この図１４の構成において同期外れを検出
した場合，分周回路の状態を反転することによりチャネ
ルをシフトする。

【００１４】

【発明が解決しようとする課題】上記の図１４，図１５
で説明した従来例によれば，分周回路の状態を反転する
時，分周回路とは非同期に反転を行うと，その次段に続
く分周の状態が不確定になるため，チャネルのシフト量
が確定できないという問題がある。この理由を説明する
と，出力端子Ａ，Ｂ，Ｃ・・・Ｈに，それぞれチャネル
１，２・・・８のデータが出力されているとする。ここ
で，分周回路のＴ−ＦＦ３の出力信号ｋが反転すると，
信号ｌ（エル）とｍ，信号ｎとｏ，信号ｐとｑ，信号ｒ
とｓが入れ換わり，出力端子Ａ，Ｂ，Ｃ・・・Ｈにはチ
ャネル５，６，７，８，１，２，３，４のデータが出力
され，それ以前の状態より４ビットシフトすることがで
きる。次に分周回路のＴ−ＦＦ２の出力信号ｆを反転し
た場合を考えると，前記の場合と同様に信号ｇとｈ，信
号ｉとｊが入れ換わるが，反転する前の信号ｆが“Ｈ”
（ハイレベル）か“Ｌ”（ロウレベル）かによりＴ−Ｆ
Ｆ３の状態が異なり，出力端子Ａ〜Ｈにどのチャネルの
データが出力されるのか確定できない。

【００１５】また，Ｔ−ＦＦ２の出力の内，Ｄ−ＦＦ３
〜Ｄ−ＦＦ６へ行く信号だけ反転すれば，Ｔ−ＦＦ３の
状態の不確定は無くなるが，Ｄ−ＦＦ７〜Ｄ−ＦＦ１４
のデータとクロックの位相関係が変わってしまい，正常
に動作しなくなる。また，分周回路と同期をとって反転
を行おうとすると，上記(1) の, と同様に複雑な回
路が必要になるという問題があった。

【００１６】本発明は簡易な回路の追加でビットレート
相当の高速なチャネル切り換え速度を必要とせず，分周
状態の不確定を無くし任意のチャネルだけシフトできる
分周回路及び分周回路を用いた直並列変換回路を提供す
ることを目的とする。

【００１７】

【課題を解決するための手段】直並列変換回路が正常に
動作し，任意のチャネルだけシフトするためには，次の
条件を満足する必要がある。 各分周クロック間の位相関係は変わらない。 入力データに対して全分周クロックを同時にｎＴ
（ｎ：０〜Ｎ−１の整数，Ｔ：入力データの周期）だけ
シフトできること。

【００１８】これは図１５において，逆にクロックに対
しデータがシフトした場合と同じ状態と考えることがで
きる。例えばデータが３ビット遅れた場合，図１５にお
いてｎ，ｎ＋１，ｎ＋２・・・を，ｎ−３，ｎ−２，ｎ
−１・・・と置き換えられて，結局３ビットだけチャネ
ルがシフトされる。本発明は，分周回路から発生する信
号を上記の，の条件を満足するように構成して分離
回路に供給することにより任意のチャネルシフト量を指
定可能にしたものである。

【００１９】図１は本発明の原理構成図である。図１に
おいて，１ａ，１ｂ，１ｃ・・はそれぞれ２分周を行う
分周手段，２ａ，２ｂ，２ｃ・・・は制御信号５ａ，５
ｂ，５ｃ・・・により反転動作を行うか否か制御される
反転手段，３はクロックの半周期分だけ遅延する遅延手
段，４ａは反転手段２ｂの信号を遅延手段３の出力信号
の位相により抽出して出力する位相可変手段，４ｂは反
転手段２ｃの信号を前段の位相可変手段４ａの出力信号
の位相により抽出して出力する位相可変手段，５は希望
するシフト量に対応して各反転手段２ａ，２ｂ，２ｃ・
・・に制御信号を発生するシフト量制御部である。な
お，この構成では分周手段１ａ，１ｂ，１ｃ・・がＮ段
設けられ，この構成により得られる各分周出力信号を用
いて多重信号を１対２^N に分離することができる。

【００２０】次に、第２の発明を説明する。図２は第２
の発明の原理構成図である。図２において，１ａは２分
周を行う分周手段、１ｂ，１ｃ・・はそれぞれ２分周さ
れた主出力および位相を半周期シフトした従出力を出力
する分周手段，７ａ，７ｂ，７ｃ・・・は分周手段１
ａ，１ｂ，１ｃ・・の主出力と従出力とのいずれかを、
制御信号５ａ，５ｂ，５ｃ・・により選択し各段の分周
クロックとして出力する選択手段、４ａは選択手段７ｂ
の信号を反転手段２ｂの信号の位相により抽出して出力
する位相可変手段、他の符号は上記と同一である。な
お，この構成により得られる各分周出力信号を用いても
多重信号を１対２^N に分離することができる。

【００２１】そして、第３の発明を説明する。図３は第
３の発明の原理構成図である。図３において，１は２分
周を行う分周手段、６ａ，６ｂ・・はそれぞれ基準クロ
ックの周期Ｔの２^N 倍の周期で該周期Ｔだけ位相をシフ
トした２^N-1 通りの異位相クロックを生成する異位相ク
ロック生成手段，７ａ，７ｂ，７ｃ・・・は分周手段１
ａ，１ｂ，１ｃ・・の異位相クロック生成手段からの２
^N-1 通りの異位相クロックの１つを制御信号５ａ，５
ｂ，５ｃ・・により選択し各段の分周クロックとして出
力する選択手段、他の符号は上記と同一である。この構
成により得られる各分周出力信号を用いても多重信号を
１対２^N に分離することができる。

【００２２】

【作用】まず、図１に示す発明において、クロック信号
は初段の分周手段１ａに供給されると，その分周出力は
次段の分周手段１ｂに供給されると共に反転手段２ａに
供給される。分周手段１ｂは分周手段１ａの出力を更に
２分周し，その出力は反転手段２ｂに供給されると共に
次段の分周手段１ｃに供給され，その出力は反転手段２
ｃに供給されると共に図示しない後段の分周手段に供給
され，以下同様の後段の回路に供給される。

【００２３】各反転手段２ａ，２ｂ，２ｃ・・・はシフ
ト量制御部５に設定されたシフト量に対応して設定され
た制御信号５ａ，５ｂ，５ｃ・・・の“１”，“０”に
より反転するか，そのまま通過させるかの動作を行う。
この構成により分周手段１ａの出力信号は反転手段２ａ
で反転または通過して遅延手段３に供給されクロック信
号の半周期だけ遅延することによりその出力はデータ信
号の中央位置で変化する。さらに，この出力信号により
後段の反転手段２ｂの出力信号の位相可変手段４ａの動
作を制御するので，位相可変手段４ａの出力信号による
分離回路（図１５の対応する抽出回路）の動作を確定す
ることができる。また，分周手段１ｂの出力信号が反転
手段２ｂを通って発生する信号が入力する位相可変手段
４ａからは分周手段１ａの出力信号の位相と一定の関係
を持つ位相の信号を発生することができる。

【００２４】分周手段１ｃの出力信号が反転手段２ｃを
通って発生する信号は位相可変手段４ｂに供給される
か，位相可変手段４ｂは位相可変手段４ａの出力により
位相が調整された出力信号が発生する。以下同様に後段
の分周手段においても動作する。例えば，１クロックだ
けシフトさせる場合，シフト量制御部５は制御信号５ａ
だけを“１”とし，他の制御信号５ｂ，５ｃ・・・を
“０”とする信号を発生する。この場合反転手段２ａだ
け反転動作をして，その信号が遅延手段３で遅延出力に
より位相可変手段４ａが駆動され，後段の分周回路１
ｂ，１ｃの出力は反転手段２ｂ，２ｃが駆動されず，遅
延手段３の出力信号に位相が調整されて位相可変手段４
ａ，４ｂから出力信号が発生する。そのため，遅延手段
３，位相可変手段４ａ，位相可変手段４ｂからは元の信
号に対して分離回路を１クロックだけシフトした各チャ
ネル信号を発生させるための各分周出力信号１／２，１
／４，１／８，１／１６・・・の出力を発生する。

【００２５】また，２クロックだけシフトさせる場合，
シフト量制御部５から反転手段２ｂだけ反転動作させ，
反転手段２ａ，２ｃ・・は非反転する制御信号を供給す
る。また，３クロックだけシフトする場合は，反転手段
２ａと２ｂを反転動作させ，他は非反転とする制御信号
を発生し，他のシフト量についても同様の原理により実
現できる。

【００２６】次に、図２に示す第２の発明について説明
する。図１に示す第１の発明における各分周手段を図２
のように構成によれば、直並列変換回路が正常に動作
し，任意のチャネルだけシフトするための前記条件及
びを満足し、かつ次のような作用を得る。すなわち、
１段目以外の分周手段の動作速度はｆ／２〔ｂｐｓ〕以
下（ｆ：入力データの速度）であり、また、各段の２分
周クロックを選択する極めて単純かつ位相余裕が改善さ
れた構成により、高速な動作に対応できる。

【００２７】次に、図３に示す第３の発明について説明
する。図１に示す第１の発明における各分周手段を図３
のように構成することで、直並列変換回路が正常に動作
し，任意のチャネルだけシフトするための前記条件及
びを満足し、かつ以下のような作用を得る。すなわ
ち、図３のような構成において、１段目以外の分周手段
の動作速度はｆ／２〔ｂｐｓ〕であり、各段の異位相化
クロックを選択する構成により位相調整も不要であり、
高速な動作に対応できる。

【００２８】

【実施例】（１）分周回路における第１の実施例 図４は本発明の実施例の構成図，図５及び図６は各シフ
ト量に対応する各部の動作波形を示す図（その１），
（その２）である。図４の実施例は２分周を行う回路が
３段で構成した分周回路の例を示し，この回路を図１４
の点線で囲まれた分周回路として使用することができ
る。すなわち，図１の構成において２分周素子の段数Ｎ
（Ｎ≧２）が３の場合に相当し，その分周出力により多
重信号から１対２^N ，即ち１対８の分離を行う場合に使
用できる。

【００２９】図４の２０ａ〜２０ｃは図１の分周手段
（１ａ，１ｂ，１ｃ）に対応するＴ型フリップフロップ
（Ｔ−ＦＦ），２１ａ〜２１ｃは図１の反転手段（２
ａ，２ｂ，２ｃ）に対応し，それぞれシフト量制御信号
ｓ０，ｓ１，ｓ２とそれぞれの入力信号との排他的論理
和の論理演算を行う排他的論理和回路（ＥＸＯＲ），２
２は図１の遅延手段３に対応し，クロックの半周期時間
遅延機能を備える遅延回路（ＤＬ），２３ａ，２３ｂは
図１の位相可変手段（４ａ，４ｂ）に対応するＤ型フリ
ップフロップ（Ｄ−ＦＦ）である。

【００３０】図４の構成において，Ｄ−ＦＦ２３ａ，２
３ｂやＴ−ＦＦ２０ａ〜２０ｃは個別ＩＣで構成し，信
号を遅延させるために遅延回路２２を使用しているが，
ケーブルやＤ−ＦＦにより遅延させることもできる。図
４の構成を用いた各シフト量に対応する各部の動作波形
を図５，図６を用いて説明する。図５，図６に示す各記
号ｂ，ｔ，ｕ，ｖ，ｗ，ｘ，ｙ，ｃ，ｆ，ｋは図４の各
回路から出力する同じ記号で表す信号を表し，ｂはクロ
ック入力，ｔはＴ−ＦＦ２０ａの出力信号，ｕはＴ−Ｆ
Ｆ２０ｂの出力信号，ｖはＴ−ＦＦ２０ｃの出力信号で
あり，ｗ〜ｙはＥＸＯＲ２１ａ〜ＥＸＯＲ２１ｃの出力
信号，ｃはＤＬ２２の出力信号，ｆ，ｋはＤ−ＦＦ２３
ａ，２３ｂの出力信号であり，この信号ｃ，ｆ，ｋは図
１４に示す同じ符号の分周出力信号として図１４の分離
回路（直並列変換回路）の各部に供給すると各チャネル
の信号が出力される。

【００３１】図５，図６において，（１）は図４のクロ
ック入力に対応する各Ｔ−ＦＦの出力信号，（２）〜
（９）は，それぞれシフト量として０，１，２，３・・
・７の各値（クロックのパルスの個数に対応）に設定し
た場合の各信号波形である。図５の（１）に示すよう
に, クロック入力ｂはＴ−ＦＦ２０ａにおいて２分周さ
れ，その出力信号ｔはさらにＴ−ＦＦ２０ｂに供給され
て２分周され出力信号ｕを発生し，更にＴ−ＦＦ２０ｃ
に供給され，その出力から信号ｖが得られる。この分周
回路を用いて分離回路（図１４の分周回路を除いた上部
の回路）における分離動作のシフト制御は，シフト量制
御信号ｓ０，ｓ１，ｓ２の値を調整することにより行う
ことができる。

【００３２】シフト量が０の場合，図５の（２）に示さ
れ，シフト量制御信号｛ｓ２，ｓ１，ｓ０｝の値は，そ
れぞれが“０”である（＝｛０，０，０｝により表
示）。この場合，上記（１）の各回路の出力信号ｔ，
ｕ，ｖはＥＸＯＲ２１ａ〜２１ｃにおいて反転されずそ
のまま信号ｗ，ｘ，ｙとして出力され，信号ｗがＤＬ２
２において半クロック周期遅延された信号ｃとなり，そ
の立ち上がりで信号ｘがＤ−ＦＦ２３ａに保持されて出
力信号ｆを発生し，更にこの信号ｆの立ち上がりで出力
信号ｙがＤ−ＦＦ２３ｂに保持される。この場合，図５
の（２）に示すように各信号ｃ，ｆ，ｋは，信号ｗの先
頭のクロック期間内に同時に立ち上がっており，分離回
路ではシフトが行われない。

【００３３】次に，シフト量が１（１クロック分）の場
合を図４の（３）に示す。この場合と，各シフト制御信
号は，｛ｓ２，ｓ１，ｓ０｝＝｛０，０，１｝に設定す
る。すなわち制御信号ｓ０だけ“１”として，ＥＸＯＲ
２１ａだけ反転動作を行わせる。この結果，信号ｗは図
に示すように反転してＤＬ２２から発生し，各信号ｃ．
ｆ，ｋの信号波形の位相は，これら３つの信号が立ち上
がるタイミング（上向きの矢印で示す）の関係から明ら
かなように上記（２）に示すシフト量０の場合に比べ１
クロック分だけずれる。これにより分周出力のｃ，ｆ，
ｋは，互いの位相を変えることなく指定された１ビット
だけ全体の位相をずらすことができる。

【００３４】図５の（４）はシフト量を２とした場合で
ある。この時のシフト量制御信号｛ｓ２，ｓ１，ｓ０｝
＝｛０，１，０｝であり，ＥＸＯＲ２１ｂだけ位相反転
を行い信号ｘを発生し，各出力信号ｃ，ｆ，ｋは（４）
に示すように，シフト量０の場合の信号ｔ，ｕ，ｖより
２クロック分だけシフトしたタイミングで一斉に立ち上
がる（上向きの矢印で示す時点）。シフト量３の場合は
図５の（５）に示すようにシフト制御信号｛ｓ２，ｓ
１，ｓ０｝＝｛０，１，１｝とし，ＥＸＯＲ２１ａ，２
１ｂを反転動作させる。この場合，は上向きの矢印で示
すように３クロック分だけシフトさせることができる。

【００３５】同様に，シフト量を４，５，６，７に指定
した場合の，シフト量制御信号｛ｓ２，ｓ１，ｓ０｝の
設定値，及び各出力信号の波形は，図６の（６），
（７），（８），（９）に示されているとおりである。
上記から明らかなようにシフト量制御信号は，シフトさ
せたい量を２進化して各ビットの値をｓ２，ｓ１，ｓ０
として設定すればよい。例えば，シフト量６の場合，図
６の（８）に示すように，｛ｓ２，ｓ１，ｓ０｝＝
｛１，１，０｝となる。

【００３６】上記の図５，図６の例では，３つのＴ−Ｆ
Ｆ２０ａ〜２０ｃの初期状態として出力が全て“０”の
場合を仮定しているが，それ以外の初期状態の場合で
も，何ビットかずらしてタイムチャートを見れば，これ
と同じ波形が得られる。また，図５，図６では素子遅延
時間を０で考えているが，実際には素子遅延時間は無視
できないので，必要な場所に適宜遅延素子を用いる。 （２）分周回路における第２の実施例 図７は第２の発明の実施例の構成図，図８及び図９は図
７における各シフト量に対応する各部の動作波形を示す
図（その１），（その２）である。

【００３７】図７に示す第２の実施例についても、原理
的には２分周を行う回路が３段で構成した分周回路の例
を示し，この回路を図１４の点線で囲まれた分周回路と
して使用することができる。すなわち，本実施例は図２
の構成において２分周素子の段数Ｎ（Ｎ≧２）が３の場
合に相当し，１対８の分離を行う場合に使用できる。図
７の２０ａ〜２０ｃは図２の分周手段（１ａ）および異
位相化分周手段（１ｂ，１ｃ）に対応するＴ型フリップ
フロップ（Ｔ−ＦＦ），２１ａ〜２１ｃは図２の反転手
段（２ａ，２ｂ，２ｃ）に対応し，それぞれシフト量制
御信号ｓ０，ｓ１，ｓ２とそれぞれの入力信号との排他
的論理和の論理演算を行う排他的論理和回路（ＥＸＯ
Ｒ），２３ａは図２の位相可変手段（４ａ）に対応する
Ｄ型フリップフロップ（Ｄ−ＦＦ），２４ａ，２４ｂは
図２の選択手段（７ａ，７ｂ）に対応するセレクタ（Ｓ
ＥＬ）である。

【００３８】なお、Ｔ−ＦＦ２０ｂ，２０ｃはマスタス
レーブ型のものを使用し、マスタ出力（主出力）とスレ
ーブ出力（従出力）とを引き出し、それぞれＳＥＬ７
ａ，７ｂに入力する。図７の構成を用いた各シフト量に
対応する各部の動作波形を図８，図９を用いて説明す
る。図８，図９に示す各記号ｂ，ｔ，ｕ，ｖ，ｗ，ｘ，
ｙ，ｚ，ｃ，ｆ，ｋは図７の各回路から出力する同じ記
号で表す信号を表し，ｂはクロック入力，ｔはＴ−ＦＦ
２０ａの出力信号，ｕはＴ−ＦＦ２０ｂのマスタ出力信
号，ｖはＴ−ＦＦ２０ｂのスレーブ出力信号，ｗはＴ−
ＦＦ２０ｃマスタの出力信号，ｘはＴ−ＦＦ２０ｃのス
レーブ出力信号，ｙ，ｚはＳＥＬ２４ａ，２４ｂの出力
信号，ｃ，ｆ，ｋはＥＸＯＲ２１ａ〜２１ｃの出力信号
であり，この信号ｃ，ｆ，ｋは図１４に示す同じ符号の
分周出力信号として図１４の分離回路（直並列変換回
路）の各部に供給すると各チャネルの信号が出力され
る。

【００３９】ここにおいても、シフト量制御信号は、上
記第１の実施例と同様にシフトさせたい量を２進化して
各ビットの値をｓ２，ｓ１，ｓ０として設定すればよ
い。図７に示す分周回路のように、シフト量制御信号ｓ
０，ｓ１，ｓ２により出力信号を反転するとともに、位
相の異なる２つの分周クロックのうち所望のクロックを
選択し、前段の分周クロック出力により抽出する構成に
よれば、ビットレート相当の高速な切替え速度を必要と
しないチャネルシフト動作を実現できる。上記の図８，
図９の例では，３つのＴ−ＦＦ２０ａ〜２０ｃの初期状
態として出力が全て“０”の場合を仮定しているが，そ
れ以外の初期状態の場合でも，何ビットかずらしてタイ
ムチャートを見れば，これと同じ波形が得られる。ま
た，図８，図９においても素子遅延時間を０で考えてい
るが，実際には必要な場所に適宜遅延素子を用いる。 （３）分周回路における第３の実施例 図１０は第２の発明の実施例の構成図，図１１及び図１
２は図１０における各シフト量に対応する各部の動作波
形を示す図（その１），（その２）である。

【００４０】図１０に示す第３の実施例については、原
理的には２分周を行う回路が３段で構成した分周回路の
例を示し，この回路を図１４の点線で囲まれた分周回路
として使用することができる。すなわち，本実施例も図
２の構成において２分周素子の段数Ｎ（Ｎ≧２）が３の
場合に相当し，１対８の分離を行う場合に使用できる。

【００４１】図１０の２０ａ，２０ｂは図３の分周手段
（１ａ）および異位相化分周手段（１ｂ）に対応するＴ
型フリップフロップ（Ｔ−ＦＦ），２０₁c，２０₁cは図
３の異位相化分周手段（１ｃ）に対応する回路を構成す
るＤ型フリップフロップ（Ｄ−ＦＦ），２１ａ〜２１ｃ
は図３の反転手段（２ａ，２ｂ，２ｃ）に対応し，それ
ぞれシフト量制御信号ｓ０，ｓ１，ｓ２とそれぞれの入
力信号との排他的論理和の論理演算を行う排他的論理和
回路（ＥＸＯＲ），２４ａ，２４ｂは図３の選択手段
（７ａ，７ｂ）に対応するセレクタ（ＳＥＬ）である。

【００４２】なお、Ｔ−ＦＦ２０ｂ，Ｄ−ＦＦ２０₁c，
２０₁cはマスタスレーブ型のものを使用し、マスタ出力
（主出力）とスレーブ出力（従出力）とを引き出し、そ
れぞれＳＥＬ７ａ，７ｂに入力する。図１０の構成を用
いた各シフト量に対応する各部の動作波形を図１１，図
１２を用いて説明する。図１１，図１２に示す各記号
ｂ，ｔ，ｕ，ｖ，ｗ，ｘ，ｙ，ｚ，ｃ，ｆ，ｋは図１０
の各回路から出力する同じ記号で表す信号を表し，ｂは
クロック入力，ｔはＴ−ＦＦ２０ａの出力信号，ｕはＴ
−ＦＦ２０ｂのマスタ出力信号，ｖはＴ−ＦＦ２０ｂの
スレーブ出力信号，ｗはＤ−ＦＦ２０₁cのマスタ出力信
号，ｘはＤ−ＦＦ２０₁cのスレーブ出力信号，ｙはＤ−
ＦＦ２０₂cのマスタ出力信号，ｚはＤ−ＦＦ２０₂cのス
レーブ出力信号であり、ｃ，ｆ，ｋはＥＸＯＲ２１ａ〜
２１ｃの出力信号であり，この信号ｃ，ｆ，ｋは図１４
に示す同じ符号の分周出力信号として図１４の分離回路
（直並列変換回路）の各部に供給すると各チャネルの信
号が出力される。

【００４３】ここにおいても、シフト量制御信号は、上
記第１の実施例と同様にシフトさせたい量を２進化して
各ビットの値をｓ２，ｓ１，ｓ０として設定すればよ
い。図１０に示す分周回路のように、シフト量制御信号
ｓ０，ｓ１，ｓ２により出力信号を反転するとともに、
位相の異なる２^N 通りの分周クロックのうち所望のクロ
ックが選択される構成によれば、ビットレート相当の高
速な切替え速度を必要としないチャネルシフト動作を実
現できる。

【００４４】また，図１１，図１２においても素子遅延
時間を０で考えているが，実際には必要な場所に適宜遅
延素子を用いる。 （４） フレーム同期回路の実施例 図１３は本発明による分周回路を用いたフレーム同期回
路である。本回路は図１３において，５０は上記図４ま
たは図７または図１０のいずれかに示す分周回路を備
え，多重化されたデータ（ＤＡＴＡ）信号が入力される
と８つのチャネル信号に分離する直並列変換回路，５１
は８つの各チャネル信号からフレーム同期信号のずれを
検出して，位相を調整するためのシフト量制御信号ｓ
２，ｓ１，ｓ０を直並列変換回路５０に出力し，８つの
各チャネルデータを出力すると共に多重化データに同期
するクロック信号（ＣＬＫ）の１／８の速度のクロック
（１／８ＣＬＫ）を発生するフレーム検出回路である。

【００４５】図１３の動作を説明すると，最初フレーム
検出回路５１は，シフト量制御信号を｛ｓ２，ｓ１，ｓ
０｝＝｛０，０，０｝として動作させる。この状態で同
期パターンのずれを検出することにより正規の状態から
何ビットずれているかが分かったら，それを２進数で表
現して｛ｓ２，ｓ１，ｓ０｝として設定し，直並列変換
回路５０に出力する。すると，直並列変換回路５０の分
周回路では上記に説明したように対応するシフト機能に
より，分周クロック出力であるｃ，ｆ，ｋがお互いの位
相関係を変えることなく，データに対して指定ビット数
だけ位相がずれるため各データ出力から指定ビット数だ
けチャネルがシフトした出力を発生する。 本発明によ
る分周回路を分離回路と共に構成して直並列変換回路を
構成する場合Ｄ−ＦＦやＴ−ＦＦの各回路を，個別ＩＣ
で構成する以外に，分周回路と直並列変換回路全体をＩ
Ｃ化することもできる。

【００４６】

【発明の効果】本発明によれば，分周回路の２段目以降
に１段当たりＤ型フリップフロップを１個程度の回路規
模の増大によりビットレート相当の高速なチャネル切換
え速度を必要としない，チャネルシフト動作を実現し，
チャネルシフト量を任意量だけ指定できるので素早いフ
レーム同期の確立を実現することができる。

【００４７】また、第２の発明によれば、ビットレート
相当の高速な切替え速度を必要としないチャネルシフト
動作を実現し、素早いフレーム同期の確立を実現するこ
とができる。さらに、第３の発明によれば、位相余裕が
大きく改善された高速のチャネルシフト動作を実現し、
素早いフレーム同期の確立を実現することができる。

【図面の簡単な説明】

【図１】第１の発明の原理構成図である。

【図２】第２の発明の原理構成図である。

【図３】第３の発明の原理構成図である。

【図４】第１の発明の実施例の構成図である。

【図５】各シフト量に対応する各部の動作波形を示す図
（その１）である。

【図６】各シフト量に対応する各部の動作波形を示す図
（その２）である。

【図７】第２の実施例の構成図である。

【図８】図７における各シフト量に対応する各部の動作
波形を示す図（その１）である。

【図９】図７における各シフト量に対応する各部の動作
波形を示す図（その２）である。

【図１０】第３の実施例の構成図である。

【図１１】図１０における各シフト量に対応する各部の
動作波形を示す図（その１）である。

【図１２】図１０における各シフト量に対応する各部の
動作波形を示す図（その２）である。

【図１３】本発明による分周回路を用いたフレーム同期
回路である。

【図１４】従来例の構成図である。

【図１５】従来例の構成によるタイミングチャートであ
る。

【符号の説明】

１ａ，１ｂ，１ｃ・・ 分周手段 ２ａ，２ｂ，２ｃ・・ 反転手段 ３ 遅延手段 ４ａ，４ｂ・・ 位相可変手段 ５ シフト量制御部 ６ａ，６ｂ・・ 異位相化分周手段 ７ａ，７ｂ・・ 選択手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の分周手段を縦続接続した多段分周
   回路において， 各分周手段の出力を入力としシフト量制御信号により反
   転機能が制御される各段の反転手段と，２段目以降の前
   記各段の反転手段の出力を入力としそれぞれの駆動信号
   により位相制御された各分周クロックを発生する各位相
   可変手段を備え， 初段の反転手段の出力を２段目の位
   相可変手段の駆動信号として供給し，以下ｎ段目の位相
   可変手段の出力をｎ＋１段目の反転手段の駆動信号とし
   て供給する接続を備え， 所望のシフト量に対応するシフト量制御信号を前記各段
   の反転手段に供給することにより前記初段の反転手段の
   出力及び各位相可変手段の出力から発生する各分周クロ
   ックの位相を前記所望のシフト量だけシフトすることを
   特徴とする分周回路。
2. 【請求項２】 入力を２分周した主出力とともに主出力
   に対して半周期シフトした従出力とを出力し、前段の該
   従出力を該入力とする分周手段を縦続接続し、 Ｎ（Ｎ≧２）段目の分周手段の該主出力と該従出力と
   を、シフト制御信号により選択し各段の分周クロックと
   して出力する選択手段と、 初段の分周手段からの分周クロックおよび該各段の分周
   クロックを該シフト制御信号により反転する各段の反転
   手段と、 Ｎ（Ｎ≧２）段目の該反転手段の出力クロックを用い
   て、Ｎ＋１段目の該選択手段からの分周クロックの位相
   を各段において整合するように制御する位相可変手段と
   を備えたことを特徴とする多段分周回路。
3. 【請求項３】 多段の分周手段により基準クロックを所
   望の量だけ分周した分周クロックを生成する多段分周回
   路において、 基準クロックを分周した各段の分周クロックをシフト制
   御信号によって反転させる各段の反転手段と、 基準クロックの周期Ｔの２^N 倍の周期で該周期Ｔだけ位
   相をシフトした２^N-1通りの異位相クロックを生成する
   異位相クロック生成手段と、 初段から前段までの反転手段に入力されるシフト制御信
   号により、所望の該異位相クロックを選択し前記各段の
   分周クロックとして出力する選択手段とを有することを
   特徴とする多段分周回路。
4. 【請求項４】 多重化信号に同期するクロックを入力と
   して各分周クロックを発生する分周回路と多重化信号を
   前記各分周クロックにより順次分離して２^N（Ｎ≧２）
   個の信号に分離する分離回路とを備えた多重化信号の直
   並列変換回路において， 直並列変換回路の分周回路として請求項１および請求項
   ２および請求項３のいずれかに記載の分周回路を設け， 該分周回路のシフト量制御信号により前記分離回路から
   出力されたＮ個の信号をそれぞれ０からＮ−１までの任
   意のビットだけシフトすることを特徴とする請求項１に
   記載の分周回路を用いた直並列変換回路。
5. 【請求項５】 請求項４において， 前記直並列変換回路のＮ個の信号を受け取ってビットず
   れの量を検出するフレーム検出回路を設け， 該フレーム検出回路が検出したビットずれを補正するシ
   フト量制御信号を発生すると，前記分周回路は対応する
   ビット分シフトした各分周クロックを発生してＮ個の信
   号のずれを補正することを特徴とする分周回路を用いた
   直並列変換回路。