JPH0666404B2

JPH0666404B2 - 電子機器

Info

Publication number: JPH0666404B2
Application number: JP29018492A
Authority: JP
Inventors: 昭男高橋; 等落合
Original assignee: セイコー電子工業株式会社
Priority date: 1992-10-28
Filing date: 1992-10-28
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: JPH0689965A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、携帯用の小型電子機
器や小型情報機器における、静電気による誤動作や破壊
を防止する構造に関する。

【０００２】

【従来の技術】静電気の諸現象によって、ＩＣカードや
カメラ、腕時計等を代表事例とする携帯用電子機器およ
び接地を設けられない電子機器では、誤動作やＩＣの破
壊を生ずることがある。

【０００３】従来、この種の防止方法の考え方は、一般
的に接地可能な電子機器と同様としているが、しかしア
ース回路の基準電位としてのノイズ対策は、ＶＨＦ帯の
周波数領域より低いところで期待できるものであり、一
点アース、多点アース等では静電気の放電時に発生する
高いエネルギーの電磁波へのアース回路の効果は皆無で
あり、新たな概念での対応を示唆するものである。

【０００４】例えば、エレクトロニクス・システムの
「静電気障害対策資料集」（編者：村崎憲雄）に「第６
節ＥＣＲの静電気対策5.6.2.3 電子回路とプリント板」
(222〜224 ページ) として多くの事例が紹介されている
が、簡便で充分な効果を得られるもののないことが知ら
れている。

【０００５】具体的には、アクティブ側２の電位にある
回路基板のアース側パターンを長く、太く張りめぐらす
ことや「実践ノイズ逓減技法」（著書：米国ベル研究所
ＨＥＮＲＹ．Ｗ．ＯＴＴ．監訳，松井孚夫）の「筐体の
接地」（84ページ) のようにする方法は、ノイズを吸収
することを意図したものである。

【０００６】

【発明が解決しようとする課題】しかし、従来の接地の
不可能な携帯用電子機器においては、接地によりノイズ
を大地に放出することができず、結果的には接地の思想
を貫くことはできないものである。接地を施せない電子
機器において、積極的にノイズを吸収し消滅させようと
する意図で設けたアクティブ側２の電位にある回路基板
のパターンや、接地を意図して金属筐体のアクティブ側
２の電位を接続する構成は、アンテナの役目と化してし
まっている。

【０００７】すなわち、接地の施せない回路基板のパタ
ーンや接地を意図した金属筐体のアクティブ側２の電位
に接続した構成では、電磁波を吸収してうず電流に変換
され回路網のノイズとなる。また、帯電した電荷が放電
しない状態では、接地の浮いたアクティブ側２電位にあ
るすべてのラインは、プル側３との電界分布差を大きく
するものであり、電界効果型ＩＣでは誤動作の一因とな
る。

【０００８】このような状況では、アクティブ側２と入
力ライン４とプル側３の３つのライン間が、電気的に重
要な関係を有していることを示唆するものである。図７
は、入力回路の回路図である。ここで、アクティブ側２
と入力ライン４間の容量をＣａ、プル側３と入力ライン
４間の容量をＣｐとする。

【０００９】まずＣａ＞Ｃｐの関係にある場合について
述べる。電源電圧のアクティブ側２とプル側３には、静
電気等で生じた電磁波が同時にインパルスとして乗るこ
とは明らかであるから、入力ライン４に現れる電位はＣ
ａを介してアクティブ側２の電位となる。

【００１０】すなわち、Ｃａ＞Ｃｐの関係においてＣｐ
でプル側３の電位も現れようとするが、Ｃａでアクティ
ブ側２の電位がより大きく現れようとして相殺されても
差の分だけアクティブ側２の電位が現れる。従って、Ｓ
ＷをＯＮとしなくとも、入力ライン４の電位がアクティ
ブ側２の電位となるタイミングを有する。この状態がＳ
Ｗ操作なくて入力回路が動作する誤動作である。

【００１１】尚、抵抗（Ｒｐ）はプル手段を得るための
ものであり、回路１はＳＷの後段に設けられる。図８
は、図７に示した入力回路の静電気等による誤動作を説
明するための、時刻により変化する各部の電圧波形図で
ある。Ｖ₁はアクティブ電位、Ｖ₂はプル電位、Ｖ₃は
入力ライン電位で通常はＶ₂である。Ｖ_Tは通常状態で
の回路１のスレッシュホールド電位でここではＶ₂／２
とする。

【００１２】ｔは時刻、ｔｏは電源電圧であるＶ₀が静
電気等で変動しＶ₂(to)に急変した時点の時刻、Ｖ₂(t
o)は時刻ｔｏにおける電位、Ｖ₃(to)はＶ₂(to) を容量
ＣａとＣｐで分圧した入力ライン電位であり、Ｖ₂(to)
・Ｃｐ／（Ｃａ＋Ｃｐ）となる。

【００１３】Ｖ_T(to)は回路１のスレッシュホールド電
位でＶ₂(to)／２となる。Ｖ₂(t）は時刻ｔの関数で
表せる電源電圧で、その時定数は容量Ｃａ、Ｃｐ及びノ
イズ源容量による合成容量をＣap、電源の内部抵抗をｒ
とするとほぼＣ・ｒに等しい。

【００１４】Ｖ₂(t）は時刻ｔの関数で表せる入力ライ
ン４の電位で、Ｖ₃（ｔ）〜Ｖ₂（ｔ）・Ｃｐ／（Ｃａ＋Ｃｐ）ｅｘｐ｛−ｔ／（Ｃａｐ・Ｒｐ）｝であり、その時定数は容量ＣａとＣｐの合成容量Ｃａｐ
とプル手段抵抗Ｒｐ（Ｒｐはｒよりも一般にかなり大き
いから）の積、Ｃａｐ・Ｒｐにほぼ等しい。

【００１５】Ｖ_T（ｔ）は時刻ｔの関数で表せる回路１
のスレッシュホールド電位Ｖ₂（ｔ）／２である。図７
および図８において、具体的に説明する。静電気では人
が帯電する電圧が１０ｋＶを越えることもあり、接地の
施せない電子機器や携帯用電子機器の取り扱い上で重大
な影響があることが知られている。

【００１６】ここで、放電に伴う電磁波ノイズによりＶ
₂が時刻ｔｏにＶ₂(to)に急増したとすると、回路１の
スレッシュホールド電位Ｖ_T＝Ｖ₂／２は、Ｖ_T(to)＝
Ｖ₂(to)／２に、入力ライン４電位Ｖ₃＝Ｖ₂は、Ｖ₂(to)＝Ｖ₂＋｛Ｖ₂(to) −Ｖ₂ ｝・Ｃｐ／（Ｃａ＋Ｃｐ）に変化する。

【００１７】容量の関係が、Ｃａ＞Ｃｐとすると変動し
たＶ₂(to) の大きさによっては入力ライン４電位のＶ₃
(to)がスレッシュホールド電圧Ｖ_T(to)＝Ｖ₂(to)／２
に達することとなり誤入力する。例えば、容量の関係が
Ｃａ＝１．５Ｃｐの場合には、Ｖ₂(to)が通常状態のＶ
₂の６倍以上、Ｃａ＝４Ｃｐの場合にはＶ₂(to)がＶ₂
の８／３倍以上で、入力ライン４電位Ｖ₃(to)はスレッ
シュホールド電圧Ｖ_T(to)＝Ｖ₂(to)／２に達して誤入
力となる。

【００１８】以上の考え方は、次に示す仮説を導き出す
手法と実際の電子機器における実験と調査によって裏付
けられるものである。以下に静電気の耐性向上に関する
概念、仮説の導き方の手法、仮説に対する確認実験につ
いて述べる。（１）概念図９は、電磁波のエネルギーとノイズに関する概念図で
ある。図中領域１００は電波（ＶＨＦ），赤外線、可視
光線、紫外線、Ｘ線などの電磁波の全ての領域を表すも
のである。放電の状態は電子のなだれ現象であり、電圧
に比例した運動エネルギーを持って対電極となった金属
へ衝突する。

【００１９】帯電した電荷のほとんどが移動することに
もなる。電荷の移動経路はインピーダンスの低いところ
を選んで流れるが、電子回路網を通過しない構成とする
ことが重要である。運動エネルギーＥは衝突により電磁
波に変換される。電子の運動エネルギーＥは、Ｅ＝１／２ｍν²＝ｅＶエネルギーは保存され、電磁波に変換されるからｅＶ＝ｈν ｅＶ＝ｈｃ／λ 帯電電圧Ｖが最大のところで波長λが最小となるから λ_min＝ｈｃ／ｅＶ_max 波長λを〔オングストローム〕帯電電圧を〔kV〕の単位
とし、ｈ：6.625 ×10^-27erg・sec ｃ：2.9979×10⁸m ・ sec ^-1 ｅ：1.602 ×10^-12erg を代入すると、 λ_min〔オングストローム〕＝12.4／Ｖ_max〔kV〕となり、帯電電圧が分かっていれば簡単に波長λ_minが
算出できる。

【００２０】例えば、帯電電圧Ｖ_maxが24.8kVであれば
0.5オングストロームを最短波長とする広帯域な電磁波
となる。しかし、すべてが変換されるのではない。変換
効率εは、

【００２１】

【数１】ただし、係数Ｋ＝1.1 ×10^-9 Ｚ：衝突された金属の原子番号Ｉ：放電電流である。

【００２２】従って、電子のなだれ現象である静電気の
スパークの、一部は電磁波に変換されるが核外電子にか
かわるものであり、Ｘ線より波長の長いものである。そ
の範囲は図９の領域１０１で示される。また、Ｓｉをベ
ースとする半導体では、エネルギーギャップＥｇ（＝
１．２ｅＶ）より大きなエネルギーを持った電磁波や粒
子線等の照射によって電子は自由に動作することにな
る。

【００２３】限界波長で表せば、 ν＝Ｅ／ｈ λ＝ｃ／ν により、10331.5 オングストロームより短い電磁波の照
射で自由に動作することになる。その範囲は図９の領域
１０２に示される。

【００２４】このようにアクティブ側２の電位と接続さ
れた金属部品がアンテナとなり、前記λ_min＝12.4／Ｖ
_maxに従って、静電気のスパーク時の電磁波を吸収し、
うず電流として電子回路網へ流入しその結果ノイズとな
る。電子機器のノイズ対象領域はすべての電磁波帯にお
よぶものであるが、（図９の領域１０４）アース回路で
ノイズ対策の効果のある領域（図９の領域１０６）は、
無線通信系で言うＶＨＦ帯までの電波では一点アース
で、ＵＨＦ帯域（導波管を扱う領域）では多点アースで
対応できるが万能ではない。

【００２５】すなわち、静電気による電子機器への弊害
に対する対策は、アース回路以外の概念が必要である。
新たに概念による領域を図９の領域１０５で示す。一般
的に扱われる人体の電気的等価定数は、抵抗１ｋΩ前
後、静電容量２００ｐＦ〜５００ｐＦである。

【００２６】例えば、静電電圧Ｖを２０ｋＶ、抵抗Ｒを
８００Ω、帯電容量Ｃを５００ｐＦでの電荷量Ｑ等につ
いての、静電気放電特性を図１０に示す。電荷量Ｑは、Ｑ＝Ｃ・Ｖ＝５００×１０^-12×２０×１０³＝１０^-5（Ｃ）となる。

【００２７】放電された側の抵抗を０とした場合に、１
０μＣの電荷が１／ｅになるまでの放電所要時間（τ）
は、 τ＝Ｃ・Ｒ＝５００×１０^-12×８００＝４×１０^-7（ｓｅｃ）となるが、実際には放電された側の抵抗は多からずあ
り、より長い時間を費やす。

【００２８】このような放電が電子回路網中のＣ・ＭＯ
ＳＩＣを通過すると酸化膜を完全に破壊（飛散）させる
エネルギーを有している。また、放電が起こらず帯電状
態にあれば、アース回路の考え方で構成された電子回路
網ではアクティブ側２の電位があらゆるところに張りめ
ぐらされているために、プル側３、入力ライン４および
電界効果型ＩＣでは帯電による電界で誤入力、誤動作と
なる。

【００２９】以上のことから、静電気による電子機器へ
の弊害をまとめると、（ａ）アクティブ側２と接続される回路基板上に設けら
れるパターンや金属構成部品は、静電気の持つエネルギ
ーの大きさにより、アンテナ化され電磁波を吸収してう
ず電流を発生して電子回路網中のノイズとなる。

【００３０】特に、携帯用電子機器では理想的な接地な
どあり得ないから、このノイズエネルギーは電子回路網
中で消費させることになり誤動作の一因となる（図９の
領域１０３に示される範囲）。（ｂ）Ｓｉをベースとした半導体では、10331.5 オング
ストロームより短い波長の電磁波照射で誤動作を招く。

【００３１】（ｃ）帯電した電荷が電子回路網中を流れ
れば誤動作し、特に半導体中を流れれば酸化膜が破壊
(飛散) する。（ｄ）電子回路網が電界効果型ＩＣを備えている場合に
は、電界効果型ＩＣそのものが原理的に電界に弱いもの
であるから、静電気が帯電している状態での電界分布の
乱れに作用される。（２）仮説の導き方の手法半導体集積回路（ＩＣ）のチップは、入出力端子（以下
ＩＣパッドという）等を多数持っている。ここではその
レイアウトについて検討する。尚、説明を簡素化するた
め、必要最小限のモデル化によって展開する。

【００３２】図１１は、モデル化したＩＣパッドのレイ
アウト図を示す。これは実際には回路基板上に実装構成
後の静電気に弱いものである。図１３もモデル化したＩ
Ｃパッドのレイアウト図であり、これは実際には回路基
板上に実装構成後静電気に弱かった他のＩＣである。

【００３３】図１２は図１１のＩＣパッドのレイアウト
に関する位置関係を比較するためのマトリクス図であ
る。図１４は図１３のＩＣパッドのレイアウトに関する
位置関係を比較するためのマトリクス図である。

【００３４】マトリクスの座標名はＩＣパッドの機能名
であり、例えば、図１１においてＸ _IN,Ｘ_OUTは発振回
路を構成するＩＣパッドであり、φ_1,φ₂は昇圧回路を
構成するＩＣパッドである。Ｖ_DDはアクティブ側２の電
位のＩＣパッドであり、Ｖ_SSはプル側３の電位のＩＣパ
ッドである。ＳＷは回路１のＩＣパッドで入力ライン４
にあるスイッチの一端と接続するものである。

【００３５】図１２のマトリクス図中に、Ｘ_INの両隣に
あるＸ_OUTとＶ_SSについてＸ_INの行にあるＸ_OUTとＶ_SS
の列枠内に白丸印を記入する。次にＸ_OUTの両隣にある
Ｘ_INとＳＷについてＸ_OUTの行にあるＸ_INとＳＷの列枠
内に白丸印を記入する。次にφ₁についても同じように
記入し、順次φ_{2 ,}ＳＷ，Ｖ_DD，Ｖ_SSについても同様に
列枠内を白丸印で埋める。同様にして第１３図から第１
４図を得る。

【００３６】次に、回路基板上に実装構成後静電気に弱
いものである図１２のマトリクス図の対角線の右上部
と、図１４のマトリクス図の対角線の左下部とを合わせ
て図１５のマトリクス比較図とする。図１５上では対角
線について線対称となった白丸印を黒丸印にする。この
黒丸印の行列が図１１と図１３のＩＣパッドレイアウト
として、同じ隣同士の関係にあることを表すものであ
る。

【００３７】すなわち、Ｘ_INとＸ_OUT、φ₁とφ₂、Ｖ
_DDとＳＷが、図１１でも図１３でも隣同士の位置関係に
ある類似レイアウトであることがわかる。次に、回路基
板上に実装構成後静電気に強いものであることが判明し
ているＩＣパッドのレイアウトで示す図１６に対応する
図１７に示すマトリクス図の対角線の右上部と、やはり
実装構成後静電気に強いことが判明しているＩＣパッド
のレイアウトを示す図１８に対応する図１９のマトリク
ス図の対角線の左下部とを合わせて図２０のマトリクス
比較図とする。

【００３８】図２０では対角線で線対称となった白丸印
を黒丸印にする。この黒丸印の行列が図１６と図１８の
ＩＣパッドレイアウトとして、同じ隣同士の関係にある
ことを表すものである。すなわち、Ｘ_INとＸ_OUT、φ₁
とφ₂、Ｖ_SSとＳＷが、図１５でも図１７でも隣同士の
位置関係にある類似レイアウトであることがわかる。

【００３９】以上のことから、回路基板上に実装構成後
の静電気に弱かったＩＣと強かったＩＣの類似点を比較
をすると、弱いもの：Ｘ_INとＸ_OUT、φ₁とφ₂、Ｖ_DDとＳＷ強いもの：Ｘ_INとＸ_OUT、φ₁とφ₂、Ｖ_SSとＳＷとなる。

【００４０】弱いＩＣ、強いＩＣの両方にある類似点は
強弱に無関係であるから、消去すると、弱いもの：Ｖ_DDとＳＷ強いもの：Ｖ_SSとＳＷとなる。

【００４１】この結果を検討すると、回路基板上に実装
構成後静電気に弱いもの強いものが生まれるのは、アー
ス回路の思想で設計された結果、Ｖ_DD（アクティブ側
２）がＶ_SS（プル側３）より多くのパターンを回路基板
上に張りめぐらされているものであり、このことが、下
記の仮説を導き出す重要なことであった。

【００４２】仮説−１弱いＩＣは、Ｖ_DDとＳＷ（アクティブ側２と入力ライン
４）とが隣接する実装構成にある。すなわち、アクティ
ブ側２と入力ライン４間の浮遊容量Ｃａが大きい。

【００４３】仮説−２強いＩＣは、Ｖ_SSとＳＷ（プル側３と入力ライン４）と
が隣接する実装構成にある。すなわち、プル側３と入力
ライン４間の浮遊容量ＣｐがＣａより小さい。（３）確認実験前記の仮説−１、仮説−２について、２つの事例につい
て次に説明する。

【００４４】図２１は、電子腕時計の回路実体図であ
る。スイッチパターン４ａは、入力ライン４の一端であ
る。スイッチバネ２ｂは、アクティブ側２の電位にあ
る。スイッチパターン４ａ上にスイッチバネ２ｂが１０
mm²の対面面積９を有し、０．３mm離れた構造にある。
見方を変えるとこれは空気コンデンサを形成している構
造となっている。この状態において、静電気耐性は弱
く、各種動作制御に対しての誤動作となる。

【００４５】次に、スイッチバネ２ｂの形状を変え対面
面積９から対面面積１０のように面積を小さくすると、
静電気耐性は強くなる。これは、仮説−１を立証するも
のである。追試験として対面面積９の状態でスイッチパ
ターン４ａとプル側３電位Ｖ_SS間にコンデンサを挿入し
静電気耐性を調べると、ある値以上の容量を持ったコン
デンサから耐性を有するようになることが判った。

【００４６】図２２は、電子腕時計の他の回路実体図を
示す。アクティブ側２の電位にあるＶ_DDパターン２ｂに
仮説Ｖ_DDパターン１１をスイッチパターン４ａに隣接し
て設けない構成では、静電気耐性は強い。これに対して
図に示すように仮説Ｖ_DDパターン１１をスイッチパター
ン４ａに隣接して構成すると静電気耐性は弱くなり、誤
表示等の誤動作の原因となる。

【００４７】これは、仮説−２に関係する立証の１つで
ある。回路基板上でアクティブ側２のパターンを長くす
ることや面積を多く確保する考え方はアース回路の考え
方の流れの中の１つであるが、静電気耐性に関してはノ
イズ処理の効果は皆無であり、かえって状況を悪化させ
てしまうものであることが判明した。

【００４８】従来のアース回路は、静電気耐性を意図し
て施しても、実際には静電気の放電電流が金属筐体から
電子回路網へ流れＩＣの破壊や回路網内の電気的情報の
乱れ等が生じる。また、雷や静電気放電等に伴って生じ
た高いエネルギーの電磁波が金属筐体やアクティブ側２
のパターンに吸収され、うず電流となり、ノイズとして
電子回路網内の電気的情報を乱す。

【００４９】さらには、電子機器が静電気により帯電し
放電しない状態では、張りめぐらされたアクティブ側２
（アース側）がプル側３より効果的な受容体となり、プ
ル側３に作用する電界より大きく作用して誤動作するこ
とが判明した。そこで、本発明は、上記したようなアー
ス回路の考え方で対処できない課題を除去して、静電気
の諸現象に耐性を有する電子機器を提供することを目的
としてなされたものである。

【００５０】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、電子機器において、以下に記載する構成
とした。（１）ＩＣパッドのアクティブ側２となるパッドと入力
ライン４となるパッドとの間に、アクティブ側２のパッ
ドでもなく、入力ライン４のパッドでもなく、テスト入
力のパッドでもない別のパッドを設けたＩＣを有する構
成とし、また、電源電圧の低い方の電位をプル側３とし
て、ＩＣパッドのプル側３となるパッドと入力ライン４
となるパッドが隣接して配置したＩＣを有する構成とし
た。（２）回路基板のパターンのアクティブ側２となるパタ
ーンラインと入力ライン４となる回路基板のスイッチラ
インＳＷのパターンラインとの間に、アクティブ側２の
パターンラインでもなく、入力ライン４となる回路基板
のスイッチラインＳＷのパターンラインでもなく、テス
ト入力のパターンラインでもない別のパターンラインを
設けた回路基板を有する構成とし、また、回路基板のパ
ターンのプル側３となるパターンラインと入力ライン４
となる回路基板のスイッチラインＳＷのパターンが隣接
して配置した回路基板を有する構成とした。（３）回路基板のパターンのアクティブ側２となる配線
と入力ライン４となる回路基板のスイッチラインＳＷの
配線との間に、アクティブ側２の配線でもなく、入力ラ
イン４となる回路基板のスイッチラインＳＷの配線でも
なく、テスト入力の配線でもない別の配線を設けた回路
基板を有する構成とし、また、回路基板のパターンのプ
ル側３となる配線と入力ライン４となる回路基板のスイ
ッチラインＳＷの配線が隣接して配置した回路基板を有
する構成とした。（４）電源電圧の高い方の電位をアクティブ側２とし、
電源電圧の低い方の電位をプル側３として、入力ライン
４の一端とアクティブ側２との間に接続されたスイッチ
ＳＷを有し、入力ライン４とプル側３との間に接続され
た抵抗Ｒｐを有し、アクティブ側２と入力ライン４との
間の静電容量Ｃａが、プル側３と入力ライン４との間の
静電容量Ｃｐよりも小さい関係となるようにＩＣパッド
と回路基板を接続した構成にある電子回路網８を有する
構成とし、また、電源電圧の低い方の電位をアクティブ
側２とし、電源電圧の高い方の電位をプル側３とする電
源ラインを有する電子機器において、入力ライン４の一
端とアクティブ側２との間に接続されたスイッチＳＷを
有し、入力ライン４とプル側３との間に接続された抵抗
Ｒｐを有し、アクティブ側２と入力ライン４との間の静
電容量Ｃａが、プル側３と入力ライン４との間の静電容
量Ｃｐよりも小さい関係となるようにＩＣパッドと回路
基板を接続した構成にある電子回路網８を有する構成と
した。（５）電子回路網８は金属筐体７の内側に配置し、電子
回路網８と金属筐体７は導通していない構成とした。

【００５１】

【実施例】（１）第一実施例図１は本発明の第一実施例を示す回路図である。図１に
おいて、（ａ）は電源電圧の高い方の電位をアクティブ
側２とする図、（ｂ）は電源電圧の低い方の電位をアク
ティブ側２とする図である。

【００５２】入力ライン４の一端はスイッチＳＷに接続
され、また、反対の一端は回路１と接続されている。ス
イッチＳＷをＯＮとすると入力ラインはアクティブ側２
の電位となり、スイッチＳＷがＯＦＦのときはプル抵抗
Ｒｐを介してプル側３の電位となる。アクティブ側２
と入力ライン４間の静電容量をＣａとし、入力ライン４
とプル側３間の静電容量をＣｐとして、Ｃａ＜Ｃｐの関
係に設定する。

【００５３】このように設定すれば、電源ラインである
アクティブ側２とプル側３とには、例えば、インパルス
ノイズが同時に乗ったとしても、Ｃａ＜Ｃｐの関係によ
り入力ライン４にはＣｐを介してプル側３の電位が現
れ、結果としてインパルスノイズは入力ライン４に誘引
することなく誤動作を防止する回路となる。（２）第二実施例図２は、本発明の第二実施例のモデル化したＩＣパッド
レイアウト図である。図２において、（ａ）は電源電圧
の高い方の電位をアクティブ側２とする回路構成におけ
るＩＣパッドレイアウト図、（ｂ）は電源電圧の低い方
の電位をアクティブ側２とする回路構成におけるＩＣパ
ッドレイアウト図である。

【００５４】（ａ）ではＶ_DDのパッド（アクティブ側
２）とＳＷのパッド（入力ライン４）の間にＶ_DDのパッ
ドおよびＳＷのパッドとテスト用入力パッド以外の端子
を設ける（図ではＸ_IN）。すなわち、アクティブ側２と
入力ライン４間の浮遊容量Ｃａを必然的に小さな値にな
るように設計配慮するものである。このようにすると、
回路基板上でのパターンレイアウトが必然的にＣａを小
さくする指向となりＣａ＜Ｃｐの関係となるようにす
る。

【００５５】（ｂ）ではＶ_SSのパッド（アクティブ側
２）とＳＷのパッド（入力ライン４）の間にＶ_SSのパッ
ド及びＳＷのパッドとテスト用入力パッド以外のパッド
を設ける（図ではφ₂）。すなわち、アクティブ側２と
入力ライン４間の浮遊容量Ｃａを必然的に小さな値にな
るように設計配慮するものである。このようにすると、
回路基板上でのパターンレイアウトが必然的にＣａを小
さくするようになり、かなりＣａ＜Ｃｐの関係となるよ
うになる。（３）第三実施例図３は、本発明の第三実施例のモデル化したＩＣパッド
レイアウト図である。図３において、（ａ）は電源電圧
の高い方の電位をアクティブ側２とする回路構成におけ
るＩＣパッドレイアウト図、（ｂ）は電源電圧の低い方
の電位をアクティブ側２とする回路構成におけるＩＣパ
ッドレイアウト図である。

【００５６】（ａ）ではＶ_SSのパッド（プル側３）にＳ
Ｗのパッド（入力ライン４）を隣同士とする。すなわ
ち、プル側３と入力ライン４間の浮遊容量Ｃｐを極力大
きくなるように設計配慮するものである。このようにす
ると、回路基板上でのパターンレイアウトが必然的にＣ
ｐを大きくするようになり、Ｃａ＜Ｃｐの関係となる。（４）第四実施例図４は、本発明の第四実施例の回路基板パターンレイア
ウトの部分図である。ＩＣチップ６より配線されている
アクティブパターンライン２ｃとスイッチパターンＳＷ
₃との間にアクティブパターンラインやＳＷパターンラ
インあるいはテスト用パターンライン以外のパターン５
を設けアクティブ側２とＳＷ₃間は必然的に静電容量Ｃ
ａを小さく指向することによって本発明の第一実施例で
述べたＣａ＜Ｃｐを実現することとなる。（５）第五実施例図５は、本発明の第五実施例の回路基板パターンレイア
ウトの部分図である。プルパターンライン３ａは、ＳＷ
₁およびＳＷ₃パターンラインと隣接して設けられて、
プル側２とＳＷ間は必然的に静電容量Ｃｐを大きく指向
することによって本発明の第一実施例で述べたＣａ＜Ｃ
ｐを実現することとなる。

【００５７】いずれにしても各パターンラインでの例え
ばスルホール部等も含め、どの部分においてもＣａ＜Ｃ
ｐ関係となるように設計配慮するものである。（六）第六実施例図６は、本発明の第六実施例の構成を示す図である。本
発明の第一実施例乃至第五実施例の電子回路網８を金属
筐体７内に配置した電子機器を示す図である。ここで、
金属筐体７を一電極として静電気放電が生じたとする
と、帯電電荷は金属筐体の容量分だけ放電時の電子なだ
れ現象のもとで移動するが、電子回路網８に流入しない
ように金属筐体７と電子回路網８とを電気的導通をしな
い構成にすることにより、その現象は防止される。

【００５８】また上記のような放電と同時に、金属筐体
７に衝突した電子の運動エネルギーが高いエネルギーを
含む電磁波に変換され金属筐体７がアンテナとして電磁
波を吸収し、うず電流を発生するが、本実施例によれば
金属筐体７内で熱に変換され消費されるのみで電子回路
網８への流入はない。

【００５９】さて、実際には金属筐体７が密閉構造とな
る電子機器は極めて少なく、静電気に伴う電磁波は電子
回路網８を直撃することがほとんどであり、この場合に
本発明の基本となってくるＣａ＜Ｃｐにより電子機器を
静電気の諸現象に伴う弊害を阻止するものである。

【００６０】すなわち、これらの実施例の構成を必要に
応じて併用することにより静電気による電子機器への弊
害（ａ）、（ｂ）、（ｃ）、及び（ｄ）を阻止するもの
である。本発明は、静電気の諸現象や雷、さらには外部
電界等による弊害を容認できない医療用電子機器、航空
機搭載の電子機器、電離放射線や粒子放射線および荷電
粒子に遭遇しやすい人工衛星や気象観測用電子機器およ
び原子力関係用電子機器等に有効であり、民生用として
は、ロボット、ＩＣカード、電子計算機、電子計測機
器、電子カメラ、電子腕時計等に極めて有効である。

【００６１】

【発明の効果】本発明は、以上説明したように、静電気
や外部電界によって誤動作しにくい電子機器を得るとい
う効果を有する。

【図面の簡単な説明】

【図１】本発明の第一実施例を示す回路図である。

【図２】本発明の第二実施例のモデル化したＩＣパッド
レイアウト図である。

【図３】本発明の第三実施例のモデル化したＩＣパッド
レイアウト図である。

【図４】本発明の第四実施例の回路基板パターンレイア
ウトの部分図である。

【図５】本発明の第五実施例の回路基板パターンレイア
ウトの部分図である。

【図６】第発明の第六実施例の構成を示す図である。

【図７】入力回路の回路図である。

【図８】入力回路の誤動作を説明するための電圧波形図
である。

【図９】電磁波のエネルギーとノイズに関する概念図で
ある。

【図１０】静電気放電特性を示す波形図である。

【図１１】発明を説明するためのＩＣパッドのレイアウ
ト図である。

【図１２】本発明を説明するためのＩＣパッドのレイア
ウト図である。

【図１３】本発明を説明するためのＩＣパッドのレイア
ウト図である。

【図１４】本発明を説明するためのＩＣパッドのマトリ
クス図である。

【図１５】本発明を説明するためのＩＣパッドのマトリ
クス図である。

【図１６】本発明を説明するためのＩＣパッドのレイア
ウト図である。

【図１７】本発明を説明するためのＩＣパッドのマトリ
クス図である。

【図１８】本発明を説明するためのＩＣパッドのレイア
ウト図である。

【図１９】本発明を説明するためのＩＣパッドのマトリ
クス図である。

【図２０】本発明を説明するためのＩＣパッドのマトリ
クス図である。

【図２１】本発明を説明するための回路パターン図であ
る。

【図２２】本発明を説明するための回路パターン図であ
る。

【符号の説明】

１回路２アクティブ側３プル側４入力ライン５パターン６ＩＣチップ７金属筐体８電子回路網

Claims

【特許請求の範囲】

【請求項１】スイッチラインの一端となるＩＣパッド
のアクティブ側（２）となるパッドと、スイッチライン
の他端となる入力ライン（４）となるパッドとの間に、
アクティブ側（２）のパッドでもなく、入力ライン
（４）のパッドでもなく、テスト入力のパッドでもない
別のパッドを設けたＩＣを有することを特徴とする電子
機器。
【請求項２】スイッチラインと接続されないＩＣパッ
ドのプル側（３）となるパッドとスイッチラインの一端
となる入力ライン（４）となるパッドが隣接して配置し
たＩＣを有することを特徴とする電子機器。
【請求項３】スイッチラインの一端となる回路基板の
パターンのアクティブ側（２）となるパターンライン
と、スイッチラインの他端となる入力ライン（４）とな
る回路基板のスイッチライン（ＳＷ）のパターンライン
との間に、アクティブ側（２）のパターンラインでもな
く、入力ライン（４）となる回路基板のスイッチライン
（ＳＷ）のパターンラインでもなく、テスト入力のパタ
ーンラインでもない別のパターンラインを設けた回路基
板を有することを特徴とする電子機器。
【請求項４】スイッチラインと接続されない回路基板
のパターンのプル側（３）となるパターンラインとスイ
ッチラインの一端となる入力ライン（４）となる回路基
板のスイッチライン（ＳＷ）のパターンが隣接して配置
した回路基板を有することを特徴とする電子機器。
【請求項５】スイッチラインの一端となる回路基板の
パターンのアクティブ側（２）となる有線配線と、スイ
ッチラインの他端となる入力ライン（４）となる回路基
板のスイッチライン（ＳＷ）の有線配線との間に、アク
ティブ側（２）の有線配線でもなく、入力ライン（４）
となる回路基板のスイッチライン（ＳＷ）の有線配線で
もなく、テスト入力の有線配線でもない別の有線配線を
設けたことを特徴とする電子機器。
【請求項６】スイッチラインと接続されない回路基板
のパターンのプル側（３）となる有線配線とスイッチラ
インの一端となる入力ライン（４）となる回路基板のス
イッチライン（ＳＷ）の有線配線が隣接して配置したこ
とを特徴とする電子機器。
【請求項７】電源電圧の高い方の電位をアクティブ側
（２）とし、電源電圧の低い方の電位をプル側（３）と
して、入力ライン（４）の一端とアクティブ側（２）と
の間に接続されたスイッチ（ＳＷ）を有し、入力ライン
（４）とプル側（３）との間に接続された抵抗（Ｒｐ）
を有し、アクティブ側（２）と入力ライン（４）との間
の静電容量（Ｃａ）が、プル側（３）と入力ライン
（４）との間の静電容量（Ｃｐ）よりも小さい関係とな
るようにＩＣパッドを配置し、しかも、回路基板のパタ
ーンをレイアウトした構成にある電子回路網（８）を有
することを特徴とする電子機器。
【請求項８】電源電圧の低い方の電位をアクティブ側
（２）とし、電源電圧の高い方の電位をプル側（３）と
する電源ラインを有する電子機器において、入力ライン
（４）の一端とアクティブ側（２）との間に接続された
スイッチ（ＳＷ）を有し、入力ライン（４）とプル側
（３）との間に接続された抵抗（Ｒｐ）を有し、アクテ
ィブ側（２）と入力ライン（４）との間の静電容量（Ｃ
ａ）が、プル側（３）と入力ライン（４）との間の静電
容量（Ｃｐ）よりも小さい関係となるようにＩＣパッド
を配置し、しかも、回路基板のパターンをレイアウトし
た構成にある電子回路網（８）を有することを特徴とす
る電子機器。
【請求項９】請求項７または請求項８記載の電子機器
において、電子回路網（８）は金属筐体（７）の内側に
配置し、電子回路網（８）と金属筐体（７）は導通して
いないことを特徴とする電子機器。