JPH0666465B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0666465B2 JPH0666465B2 JP62099898A JP9989887A JPH0666465B2 JP H0666465 B2 JPH0666465 B2 JP H0666465B2 JP 62099898 A JP62099898 A JP 62099898A JP 9989887 A JP9989887 A JP 9989887A JP H0666465 B2 JPH0666465 B2 JP H0666465B2
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- JP
- Japan
- Prior art keywords
- semiconductor
- electrode
- layer
- semiconductor layer
- electric field
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/204—Velocity modulation transistors [VMT]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は超高速スイッチング動作が可能で、かつ高い相
互コンダクタンスを持つ高性能電界効果トランジスタに
関する。
互コンダクタンスを持つ高性能電界効果トランジスタに
関する。
［従来の技術］ １ピコ秒以下の超高速スイッチング動作が可能な電界効
果トランジスタ（FET）として、例えば“ジャパニーズ
・ジャーナル・オブ・アプライド・フィズィックス”
（Japanese Journal of Applied Physics）誌、21巻、L
381〜L383頁に報告されているように、電子の流れる半
導体層を変化させる新しい形のトランジスタとして、VM
T（VELOCITY-MODURATION TRANSISTOR）が提案されてい
る。以下、この原理を簡単に述べる。
果トランジスタ（FET）として、例えば“ジャパニーズ
・ジャーナル・オブ・アプライド・フィズィックス”
（Japanese Journal of Applied Physics）誌、21巻、L
381〜L383頁に報告されているように、電子の流れる半
導体層を変化させる新しい形のトランジスタとして、VM
T（VELOCITY-MODURATION TRANSISTOR）が提案されてい
る。以下、この原理を簡単に述べる。
電気信号は電流Ｊにより伝達される。Ｊは一般に Ｊ＝eNμＥ …（１） の形に表される。ここで、ｅは素電荷、Ｎは電流に関与
する電子数、μはドリフト移動度、Ｅは電界である。VM
Tは、Ｎを一定のままで、μの値を変化させることによ
り、Ｊの値を変化させ、電流のオン／オフを行う。
する電子数、μはドリフト移動度、Ｅは電界である。VM
Tは、Ｎを一定のままで、μの値を変化させることによ
り、Ｊの値を変化させ、電流のオン／オフを行う。
この様子を第８図により説明する。図中×印はドープさ
れた不純物を表す。半導体Ａは半導体Ｂに比べ電子親和
力が小さいため半導体Ａ中にドープされた不純物より活
性化した電子は第８図（ａ）に示す如く、半導体Ａと半
導体Ｂとの界面の半導体Ｂ側にたまる。図中に示すよう
に、半導体Ｂの左右の界面をチャネル１及びチャネル２
と呼ぶことにする。半導体Ｂのチャネル２側だけに不純
物をドープすると、ドープされた不純物による散乱によ
りチャネル２にある電子はチャネル１にある電子に比べ
移動度が低くなるので、半導体Ａ上に設けた金属電極ゲ
ー１、ゲート２に電位差を与えると、半導体Ｂ中の電子
は、ゲート２が高電位の場合は第８図（ｂ）に示すよう
にチャネル１側へ、ゲート１が高電位の場合は第８図
（ｃ）に示すようにチャネル２側へ移動し、紙面に垂直
方向に流れる電流を変化させることができる。この場合
電子はチャネル１からチャネル２に移るだけで電流が変
化する。VMTでは、チャネル１とチャネル２との距離、
即ち半導体Ｂの膜厚は、分子線エピタキシー等の結晶成
長技術により、容易に数百オングストローム程度に設計
できる。この数百オングストロームを電子が移動すると
電流が変化するので、１ピコ秒以下の超高速スイッチン
グが可能である。VMTは、式（１）に含まれる量μを変
化させる素子である。μは、 と表される。ｍ＊は電子の有効質量、τは運動量緩和時
間である。
れた不純物を表す。半導体Ａは半導体Ｂに比べ電子親和
力が小さいため半導体Ａ中にドープされた不純物より活
性化した電子は第８図（ａ）に示す如く、半導体Ａと半
導体Ｂとの界面の半導体Ｂ側にたまる。図中に示すよう
に、半導体Ｂの左右の界面をチャネル１及びチャネル２
と呼ぶことにする。半導体Ｂのチャネル２側だけに不純
物をドープすると、ドープされた不純物による散乱によ
りチャネル２にある電子はチャネル１にある電子に比べ
移動度が低くなるので、半導体Ａ上に設けた金属電極ゲ
ー１、ゲート２に電位差を与えると、半導体Ｂ中の電子
は、ゲート２が高電位の場合は第８図（ｂ）に示すよう
にチャネル１側へ、ゲート１が高電位の場合は第８図
（ｃ）に示すようにチャネル２側へ移動し、紙面に垂直
方向に流れる電流を変化させることができる。この場合
電子はチャネル１からチャネル２に移るだけで電流が変
化する。VMTでは、チャネル１とチャネル２との距離、
即ち半導体Ｂの膜厚は、分子線エピタキシー等の結晶成
長技術により、容易に数百オングストローム程度に設計
できる。この数百オングストロームを電子が移動すると
電流が変化するので、１ピコ秒以下の超高速スイッチン
グが可能である。VMTは、式（１）に含まれる量μを変
化させる素子である。μは、 と表される。ｍ＊は電子の有効質量、τは運動量緩和時
間である。
［発明が解決しようとする問題点］ 上記従来のVMTの設計では、不純物のドープ量の異なっ
たチャネル間を電子が移動することを利用し、（２）式
で表されるτの変化によってμを変化させていた。τは
一般に と書かれる。τacは、音響型格子振動による緩和時間、
τop、τim、τｂはそれぞれ光学型格子振動、不純物、
バンド間散乱によって決まる緩和時間である。τの値
は、この他に、格子欠陥や混晶散乱による緩和時間が関
わってくる場合もある。従って、チャネル１とチャネル
２との間で不純物のドープ量を変化させてτimの値を変
えることにより、μを変えるといった方法は、緩和時間
τを決定する種々の要因のうちτimが支配的である状況
（たとえば77K以下の低温やソース・ドレイン間電圧VSD
が小さい時等）でなければ成立せず、ドープできる不純
物の濃度も最大値があるため、τimを通してのチャネル
間でのμの絶対値の変化も10倍程度以下にしか設定でき
ず、また変化するμの値の制御にはドープする不純物の
位置と濃度の均一性が強く要求される等の困難な問題を
含んでいた。
たチャネル間を電子が移動することを利用し、（２）式
で表されるτの変化によってμを変化させていた。τは
一般に と書かれる。τacは、音響型格子振動による緩和時間、
τop、τim、τｂはそれぞれ光学型格子振動、不純物、
バンド間散乱によって決まる緩和時間である。τの値
は、この他に、格子欠陥や混晶散乱による緩和時間が関
わってくる場合もある。従って、チャネル１とチャネル
２との間で不純物のドープ量を変化させてτimの値を変
えることにより、μを変えるといった方法は、緩和時間
τを決定する種々の要因のうちτimが支配的である状況
（たとえば77K以下の低温やソース・ドレイン間電圧VSD
が小さい時等）でなければ成立せず、ドープできる不純
物の濃度も最大値があるため、τimを通してのチャネル
間でのμの絶対値の変化も10倍程度以下にしか設定でき
ず、また変化するμの値の制御にはドープする不純物の
位置と濃度の均一性が強く要求される等の困難な問題を
含んでいた。
本発明の目的は、このような問題点を解決し、従来のVM
Tにおいて同一の半導体によ形成されていた２つの電子
走行チャネルを、電子移動度が大きく異なる２種の半導
体により形成し、電界効果により電子が２種の半導体間
を遷移することが可能な構造を提案し、移動度の変調が
より大きくできる新規な電界効果トランジスタを提供す
ることにある。
Tにおいて同一の半導体によ形成されていた２つの電子
走行チャネルを、電子移動度が大きく異なる２種の半導
体により形成し、電界効果により電子が２種の半導体間
を遷移することが可能な構造を提案し、移動度の変調が
より大きくできる新規な電界効果トランジスタを提供す
ることにある。
［問題点を解決するための手段］ 本発明は、実施例を兼ねた第１図に基本的な構造を示す
ように、導電性の基板１上に絶縁性薄膜層２、互いに電
子親和力の異なる第１の半導体層３及び第２の半導体層
４を順次積層して３層とした積層薄膜構造を少なくとも
１組有する能動層14と、前記能動層14構造の最上部に積
層方向に電界を印加するための第１の電極５と、前記第
１と第２の半導体薄膜の面内方向に電子を注入するため
の第２の電極６と、電子を排出するための第３の電極７
を配設してなる電界効果トランジスタであって、第１お
よび第２の半導体層３及び４は、伝導帯の底部を逆格子
空間中の等価な位置、または等価でない位置に持つどち
らの組合わせに対しても、第１の半導体の伝導帯の最も
低いエネルギー値と第２の半導体の伝導帯の最も低いエ
ネルギー値の大小関係が、第１の電極５に電界を印加し
ていない場合と、積層薄膜方向にアバランシェが起こら
ない程度の電界を印加した場合とで逆転することを特徴
とし、該第１および第２の半導体層３及び４は膜厚が電
子の平均自由行程程度以下の超薄膜よりなる場合も含む
電界効果トランジスタとするものである。
ように、導電性の基板１上に絶縁性薄膜層２、互いに電
子親和力の異なる第１の半導体層３及び第２の半導体層
４を順次積層して３層とした積層薄膜構造を少なくとも
１組有する能動層14と、前記能動層14構造の最上部に積
層方向に電界を印加するための第１の電極５と、前記第
１と第２の半導体薄膜の面内方向に電子を注入するため
の第２の電極６と、電子を排出するための第３の電極７
を配設してなる電界効果トランジスタであって、第１お
よび第２の半導体層３及び４は、伝導帯の底部を逆格子
空間中の等価な位置、または等価でない位置に持つどち
らの組合わせに対しても、第１の半導体の伝導帯の最も
低いエネルギー値と第２の半導体の伝導帯の最も低いエ
ネルギー値の大小関係が、第１の電極５に電界を印加し
ていない場合と、積層薄膜方向にアバランシェが起こら
ない程度の電界を印加した場合とで逆転することを特徴
とし、該第１および第２の半導体層３及び４は膜厚が電
子の平均自由行程程度以下の超薄膜よりなる場合も含む
電界効果トランジスタとするものである。
なお、第１の電極５をゲート、第２の電極６をソース、
第３の電極７をドレインと呼び、第１の半導体、第２の
半導体の電子親和力をX1、X2、それぞれの膜厚をL1、L2
とする。
第３の電極７をドレインと呼び、第１の半導体、第２の
半導体の電子親和力をX1、X2、それぞれの膜厚をL1、L2
とする。
［作 用］ まず、（イ）伝導帯の底部が逆格子空間中の同じ位置に
ある２つの半導体の組合わせについて述べる。第２図は
第１、第２の半導体及び絶縁体の伝導帯構造を示す図で
ある。図において横軸に実軸、縦軸にエネルギーをと
り、図中印は電子の分布を示す。ここで、X2＞X1とす
ると、ゲート電極に電界が印加されていない状態では、
第２図（ａ）に示す如く、電子は半導体２の側に分布す
る。ソース・ドレイン間に電圧VSDが印加されている状
態で、ゲート電極により半導体１側に Eth＝（X2−X1）／（eL1） …（４） Ｅ＞Ethを満足するような電界Ｅがかかるような電位を
印加すると、第２図（ｂ）に示すように、電子に対する
ポテンシャルは半導体１の側の方が低くなり、半導体２
の側に分布していた電子はトンネリングまたはホットエ
レクトロン効果により、半導体１側に移動する。上記の
電子がホットエレクトロン効果により異なる半導体間を
移る様子は、“アプライド・フィジックス・レター”
（Applied Physics Letters）誌35巻、1979年刊469〜47
1頁にヘス（K.Hess）らにより述べられている。ここ
で、半導体１と半導体２とを電子の有効質量の大きく異
なる組合わせとすることにより、前記従来技術の項に示
した（２）式の分母の変化が大きくでき、移動度μの変
化を大きくできる。第３図に本発明による電界効果トラ
ンジスタの動作原理を掲げる。尚、第３図では、説明の
便宜上、絶縁性薄膜、第１の半導体及び第２の半導体の
組合わせが１組だけである場合について例示されてい
る。
ある２つの半導体の組合わせについて述べる。第２図は
第１、第２の半導体及び絶縁体の伝導帯構造を示す図で
ある。図において横軸に実軸、縦軸にエネルギーをと
り、図中印は電子の分布を示す。ここで、X2＞X1とす
ると、ゲート電極に電界が印加されていない状態では、
第２図（ａ）に示す如く、電子は半導体２の側に分布す
る。ソース・ドレイン間に電圧VSDが印加されている状
態で、ゲート電極により半導体１側に Eth＝（X2−X1）／（eL1） …（４） Ｅ＞Ethを満足するような電界Ｅがかかるような電位を
印加すると、第２図（ｂ）に示すように、電子に対する
ポテンシャルは半導体１の側の方が低くなり、半導体２
の側に分布していた電子はトンネリングまたはホットエ
レクトロン効果により、半導体１側に移動する。上記の
電子がホットエレクトロン効果により異なる半導体間を
移る様子は、“アプライド・フィジックス・レター”
（Applied Physics Letters）誌35巻、1979年刊469〜47
1頁にヘス（K.Hess）らにより述べられている。ここ
で、半導体１と半導体２とを電子の有効質量の大きく異
なる組合わせとすることにより、前記従来技術の項に示
した（２）式の分母の変化が大きくでき、移動度μの変
化を大きくできる。第３図に本発明による電界効果トラ
ンジスタの動作原理を掲げる。尚、第３図では、説明の
便宜上、絶縁性薄膜、第１の半導体及び第２の半導体の
組合わせが１組だけである場合について例示されてい
る。
本発明による電界効果トランジスタの構造によれば、従
来のVMTでは（２）式及び（３）式における緩和時間τ
の変化のみで行っていた移動度μの変化を、有効質量ｍ
＊の変化をも通してさらに大きくできる。また、第２図
に示す半導体１、半導体２を膜厚が電子の平均自由行程
程度以下の超薄膜とすることにより、同一のゲート電圧
の印加に対し、半導体層にかかる電界を大きく出来、電
子チャネルが薄くできることにより相互コンダクタンス
を大幅に向上出来る。さらに、電子親和力が大きい側の
半導体２に伝導帯からエネルギー （ｍ＊は半導体２中の電子の有効質量、ｈは（プランク
定数）／２） だけ高エネルギー側にシフトした量子準位が形成される
ことにより式（４）で表される電界Ethは Eth＝（X2−εshift−X1）／（eL1） …（５） という形におきかわる。この量εshiftは膜厚に依存す
るため電子の分布するチャネル変化させるしきい電圧Et
hの値は膜厚を変化させることにより自由に設計でき
る。
来のVMTでは（２）式及び（３）式における緩和時間τ
の変化のみで行っていた移動度μの変化を、有効質量ｍ
＊の変化をも通してさらに大きくできる。また、第２図
に示す半導体１、半導体２を膜厚が電子の平均自由行程
程度以下の超薄膜とすることにより、同一のゲート電圧
の印加に対し、半導体層にかかる電界を大きく出来、電
子チャネルが薄くできることにより相互コンダクタンス
を大幅に向上出来る。さらに、電子親和力が大きい側の
半導体２に伝導帯からエネルギー （ｍ＊は半導体２中の電子の有効質量、ｈは（プランク
定数）／２） だけ高エネルギー側にシフトした量子準位が形成される
ことにより式（４）で表される電界Ethは Eth＝（X2−εshift−X1）／（eL1） …（５） という形におきかわる。この量εshiftは膜厚に依存す
るため電子の分布するチャネル変化させるしきい電圧Et
hの値は膜厚を変化させることにより自由に設計でき
る。
以上のような考察が実際に可能であることを以下に示
す。
す。
一般に、半導体でアバランシェ（なだれ）効果が生ずる
電界は100kV／cmである。式（４）より X2−X1＜eL1（Eth）max （Eth）max＝100kV／cm、L1＝0.1μｍとすると X2−X1＜1eV が導かれる。ここで、格子整合した伝導帯の底部が逆格
子空間中の等価な位置にある半導体組合わせの例を第１
表として示す。
電界は100kV／cmである。式（４）より X2−X1＜eL1（Eth）max （Eth）max＝100kV／cm、L1＝0.1μｍとすると X2−X1＜1eV が導かれる。ここで、格子整合した伝導帯の底部が逆格
子空間中の等価な位置にある半導体組合わせの例を第１
表として示す。
上記第１表より、ZnTe／InAsを除く組合わせにおいては
前記各条件は満足される。しかしZnTe／InAsの組合わせ
に対しても、InAsの膜厚を100Å程度にすることにより
前記εshiftが500meV程度に出来るため、超薄膜構造の
採用によりこの組合わせにおいても本発明による電界効
果トランジスタを製作することは可能である。
前記各条件は満足される。しかしZnTe／InAsの組合わせ
に対しても、InAsの膜厚を100Å程度にすることにより
前記εshiftが500meV程度に出来るため、超薄膜構造の
採用によりこの組合わせにおいても本発明による電界効
果トランジスタを製作することは可能である。
また、これらの半導体の組合わせを用いて不純物ドープ
量を変化させることにより、２つの半導体間の電子移動
度を100倍程度変えることができる。
量を変化させることにより、２つの半導体間の電子移動
度を100倍程度変えることができる。
このように、電子走行層となる半導体間で、移動度の変
化を大きくとれることは、従来のVMTでは成し得なかっ
た特徴である。
化を大きくとれることは、従来のVMTでは成し得なかっ
た特徴である。
（ロ）次に、第１の半導体と第２の半導体として伝導帯
の底部を逆格子空間中の異なる位置にもつ半導体の組合
わについて説明する。説明の便宜上、半導体１を間接遷
移型半導体、半導体２を直接遷移型半導体とし、さらに
半導体２は半導体１より電子親和力の大きな物質とす
る。
の底部を逆格子空間中の異なる位置にもつ半導体の組合
わについて説明する。説明の便宜上、半導体１を間接遷
移型半導体、半導体２を直接遷移型半導体とし、さらに
半導体２は半導体１より電子親和力の大きな物質とす
る。
第４図に示すように、半導体１の伝導帯の最低エネルギ
ーとなる谷間をＡ谷、半導体２の伝導帯の最低エネルギ
ーとなる谷間をＢ谷とする。ここで半導体ｉ中のｊ谷の
エネルギー値をεijと書くと、 ε2B＜ε1A＜ε2A＜ε1B …（６） となる場合を考える。
ーとなる谷間をＡ谷、半導体２の伝導帯の最低エネルギ
ーとなる谷間をＢ谷とする。ここで半導体ｉ中のｊ谷の
エネルギー値をεijと書くと、 ε2B＜ε1A＜ε2A＜ε1B …（６） となる場合を考える。
ゲート電極に電界を印加していない状態で電子は半導
体２のＢ谷に分布し、（４）式で表されるしきい電圧Et
hを超える電界をゲート電極により印加することで電子
の分布を半導体１のＡ谷側に移すことができる。
体２のＢ谷に分布し、（４）式で表されるしきい電圧Et
hを超える電界をゲート電極により印加することで電子
の分布を半導体１のＡ谷側に移すことができる。
この機構は（イ）の場合と同様であるが、（イ）の場合
と比べ、Ethの設計、μの変化の増大等のより優れた特
徴をもつ。第４図に示すように、半導体１および２に超
薄膜構造を用いると、本発明における第１、第２の半導
体中には、図中点線で示されるＡ谷に対応するポテンシ
ャル井戸及び図中実線で示されるＢ谷に対応するポテン
シャル井戸が形成され、それぞれの半導体中に量子準位
が形成される。半導体１中に形成される最低次の量子準
位を基底準位１、半導体２中に形成される最低次の量子
準位を基底準位２と呼ぶことにする。この状態でEthは
（４）式に替って （m1 ＊、m2 ＊はそれぞれ半導体１、半導体２中の電子の
有効質量とする） と書き表される。（イ）の場合に比べ、半導体１の側に
もポテンシャル井戸ができることによる効果がε1shift
としてあらわれ、Ethの値の設計の自由度を拡大する。
さらに、下記第２表に挙げるように、この組合わせは、
AlAs／GaAs、GaAs／Ge等の良く知られた半導体ヘテロ構
造を用いて設計できるため、非常に有利である。
と比べ、Ethの設計、μの変化の増大等のより優れた特
徴をもつ。第４図に示すように、半導体１および２に超
薄膜構造を用いると、本発明における第１、第２の半導
体中には、図中点線で示されるＡ谷に対応するポテンシ
ャル井戸及び図中実線で示されるＢ谷に対応するポテン
シャル井戸が形成され、それぞれの半導体中に量子準位
が形成される。半導体１中に形成される最低次の量子準
位を基底準位１、半導体２中に形成される最低次の量子
準位を基底準位２と呼ぶことにする。この状態でEthは
（４）式に替って （m1 ＊、m2 ＊はそれぞれ半導体１、半導体２中の電子の
有効質量とする） と書き表される。（イ）の場合に比べ、半導体１の側に
もポテンシャル井戸ができることによる効果がε1shift
としてあらわれ、Ethの値の設計の自由度を拡大する。
さらに、下記第２表に挙げるように、この組合わせは、
AlAs／GaAs、GaAs／Ge等の良く知られた半導体ヘテロ構
造を用いて設計できるため、非常に有利である。
第２表は、格子整合し、伝導帯の底が逆格子空間中の等
価でない位置にある半導体の組合わせの例を示す表であ
る。
価でない位置にある半導体の組合わせの例を示す表であ
る。
［実施例］ 以下、本発明の一実施例について、図面を参照しつつ詳
細に説明する。
細に説明する。
第１図は本発明による電界効果トランジスタの基本構成
でもある一実施例を示した縦断面図である。
でもある一実施例を示した縦断面図である。
上記構造の製造行程を、第５図を参照にして説明する。
まず、分子線エピタキシー法により、ｐ型砒化ガリウム
（以下GaAsと略記する）の基本１上に約2000オングスト
ローム厚のノンドープGaAs層８を形成し、その上に絶縁
性薄膜層２としてGaAsに格子整合する絶縁体であるスト
ロンチウム組成比0.4のフッ化カルシウムストロンチウ
ム（以下Ca0.6Sr0.4F2と略記する）を1000Å、第１の半
導体層３として、GaAs及び第２の半導体層４としてセレ
ン化亜鉛（以下ZnSeと略記する）をそれぞれ1000Å成長
して能動層14とする。またこの３層を１組とし、数周期
積層しても良い。さらに最上部にCa0.6Sr0.4F2膜９を成
長した後、超高真空中で金属薄膜10を蒸着する。この理
由はフッ化カルシウムストロンチウムは、潮解性を有す
る為、空気中に取り出す前に表面におおう層をつける必
要があるからである。第５図（ａ）は、フッ化カルシウ
ムストロンチウム９の表面に金属薄膜10をつけた状態を
示す図である。しかる後、通常の微細加工技術を用いて
第５図（ｂ）に示す如く、ゲート電極５の予定位置にレ
ジスト膜13を作成し、これをマスクとすることで、ゲー
ト電極下以外の部分を、ドライエッチング法により、第
５図（ｃ）に示す如く、GaAs層８の途中までエッチング
し、気相成長法または有機金属気相化学成長法を用い
て、第５図（ｄ）に示す如くオーミック電極11を埋めこ
み、最後にソース及びドレイン電極６及び７を第５図
（ｅ）に示す如く形成する。
まず、分子線エピタキシー法により、ｐ型砒化ガリウム
（以下GaAsと略記する）の基本１上に約2000オングスト
ローム厚のノンドープGaAs層８を形成し、その上に絶縁
性薄膜層２としてGaAsに格子整合する絶縁体であるスト
ロンチウム組成比0.4のフッ化カルシウムストロンチウ
ム（以下Ca0.6Sr0.4F2と略記する）を1000Å、第１の半
導体層３として、GaAs及び第２の半導体層４としてセレ
ン化亜鉛（以下ZnSeと略記する）をそれぞれ1000Å成長
して能動層14とする。またこの３層を１組とし、数周期
積層しても良い。さらに最上部にCa0.6Sr0.4F2膜９を成
長した後、超高真空中で金属薄膜10を蒸着する。この理
由はフッ化カルシウムストロンチウムは、潮解性を有す
る為、空気中に取り出す前に表面におおう層をつける必
要があるからである。第５図（ａ）は、フッ化カルシウ
ムストロンチウム９の表面に金属薄膜10をつけた状態を
示す図である。しかる後、通常の微細加工技術を用いて
第５図（ｂ）に示す如く、ゲート電極５の予定位置にレ
ジスト膜13を作成し、これをマスクとすることで、ゲー
ト電極下以外の部分を、ドライエッチング法により、第
５図（ｃ）に示す如く、GaAs層８の途中までエッチング
し、気相成長法または有機金属気相化学成長法を用い
て、第５図（ｄ）に示す如くオーミック電極11を埋めこ
み、最後にソース及びドレイン電極６及び７を第５図
（ｅ）に示す如く形成する。
上記設計の下では X1−X2＝20meV εshift＝0.22meV であり、式（７）から見積ったEthは、 Eth〜2000（Ｖ／cm） 印加電圧VGは、1V以下で十分である。
第６図（ａ）は、本実施例に基づいて製作された電界効
果トランジスタのゲート電圧VGに対するドレイン特性を
示すグラフである。ゲート電圧の印加に伴ない、電子チ
ャネル層がZnSe側からGaAs側に移るため移動度が向上す
るのがわかる。特にVG＝0.10VとVG＝0.15Vの間で、GaAs
側に分布する電子数が急増している。ZnSe／GaAsの組合
わせでは２種の半導体間で電子親和力の違いが20meVと
小さいため、特に超薄膜構造を採用する必要はないが、
第１表に掲げた例を含め、少数の例外を除くほとんどの
半導体の組合わせについて、超薄膜構造を用いて基底準
位を偏移させることにより、上記のような動作が可能で
ある。
果トランジスタのゲート電圧VGに対するドレイン特性を
示すグラフである。ゲート電圧の印加に伴ない、電子チ
ャネル層がZnSe側からGaAs側に移るため移動度が向上す
るのがわかる。特にVG＝0.10VとVG＝0.15Vの間で、GaAs
側に分布する電子数が急増している。ZnSe／GaAsの組合
わせでは２種の半導体間で電子親和力の違いが20meVと
小さいため、特に超薄膜構造を採用する必要はないが、
第１表に掲げた例を含め、少数の例外を除くほとんどの
半導体の組合わせについて、超薄膜構造を用いて基底準
位を偏移させることにより、上記のような動作が可能で
ある。
第７図は、本発明の別な一実施例を示す縦断面図であ
る。第７図において、電界効果トランジスタは、分子線
エピタキシャル法によりｐ型砒化ガリウム（以下GaAsと
略記）基板１上に約2000オングストローム厚のアンドー
プGaAs層12を形成し、その上に、絶縁性薄膜層22として
ストロンチウム組成比0.4のフッ化カルシウムストロン
チウム（Ca0.6Sr0.4F2）を150Å、第１の半導体層23と
してアルミニウム組成比0.6の砒化ガリウムアルミニウ
ム（Al0.6Ga0.4As）、第２の半導体層24としてGaAsをそ
れぞれ80Å形成して能動層24とする。この絶縁体22、第
１の半導体23及び第２の半導体24の組合わせを数周期積
層しても良い。さらに超高真空中で金属膜を蒸着し、基
本実施例の場合と同様のプロセスを経て電界効果トラン
ジスタを作成する。
る。第７図において、電界効果トランジスタは、分子線
エピタキシャル法によりｐ型砒化ガリウム（以下GaAsと
略記）基板１上に約2000オングストローム厚のアンドー
プGaAs層12を形成し、その上に、絶縁性薄膜層22として
ストロンチウム組成比0.4のフッ化カルシウムストロン
チウム（Ca0.6Sr0.4F2）を150Å、第１の半導体層23と
してアルミニウム組成比0.6の砒化ガリウムアルミニウ
ム（Al0.6Ga0.4As）、第２の半導体層24としてGaAsをそ
れぞれ80Å形成して能動層24とする。この絶縁体22、第
１の半導体23及び第２の半導体24の組合わせを数周期積
層しても良い。さらに超高真空中で金属膜を蒸着し、基
本実施例の場合と同様のプロセスを経て電界効果トラン
ジスタを作成する。
ここで、第７図に示す第１の半導体層23がAl0.6Ga0.4A
s、第２の半導体層24がGaAsであることから、第４図
（ａ）に示したＡ谷に相当するものは第４図（ｂ）に示
すＸ谷、Ｂ谷に相当するものがＰ谷となる。上記の設計
（L1＝L2＝80Å）の下では、 X1−X2＝270meV ε1shift＝16meV、ε2shift＝195meV であり、式（７）から見積ったEthの値は、 Eth＝4.5（Ｖ） であるが、実際には第６図（ｂ）に示すようにVGが3Vか
ら4Vに変化するときに、ソース、ドレイン間電流IDSが
大きく変化する。計算で見積った値との違いは、前記
“アプライド・フィジックス・レター”（Applied Phys
ics Letters）35巻、1979年刊中でヘス（K.Hess）等に
より指摘されている実空間遷移機構（GaAs中にＰ谷の電
子が加速されたエネルギーによって一旦GaAs中をＸ谷に
遷移し、そこからAl0.6Ga0.4As中のＸ谷に移行する機
構）によるものと考えられる。また、このとき、VGの変
化に対応してIDSが変化する時間（スイッチング時間）
は0.1ピコ秒のオーダーであると見積られる。
s、第２の半導体層24がGaAsであることから、第４図
（ａ）に示したＡ谷に相当するものは第４図（ｂ）に示
すＸ谷、Ｂ谷に相当するものがＰ谷となる。上記の設計
（L1＝L2＝80Å）の下では、 X1−X2＝270meV ε1shift＝16meV、ε2shift＝195meV であり、式（７）から見積ったEthの値は、 Eth＝4.5（Ｖ） であるが、実際には第６図（ｂ）に示すようにVGが3Vか
ら4Vに変化するときに、ソース、ドレイン間電流IDSが
大きく変化する。計算で見積った値との違いは、前記
“アプライド・フィジックス・レター”（Applied Phys
ics Letters）35巻、1979年刊中でヘス（K.Hess）等に
より指摘されている実空間遷移機構（GaAs中にＰ谷の電
子が加速されたエネルギーによって一旦GaAs中をＸ谷に
遷移し、そこからAl0.6Ga0.4As中のＸ谷に移行する機
構）によるものと考えられる。また、このとき、VGの変
化に対応してIDSが変化する時間（スイッチング時間）
は0.1ピコ秒のオーダーであると見積られる。
［発明の効果］ 以上、説明したとおり、本発明によればゲート電圧の印
加により電子の走行するチャネル層を異種の半導体間で
変化させ、そのスイッチング速度は0.1ピコ秒程度と短
く、さらに従来のVMTに比べ、移動度変化を10倍も大き
くできる。この結果、論理回路を設計する際には超高速
論理演算素子として、また超高速信号変調用トランジス
タとして、等の幅広い分野に応用が可能な電界効果トラ
ンジスタを提供することができ、きわめて有用である。
加により電子の走行するチャネル層を異種の半導体間で
変化させ、そのスイッチング速度は0.1ピコ秒程度と短
く、さらに従来のVMTに比べ、移動度変化を10倍も大き
くできる。この結果、論理回路を設計する際には超高速
論理演算素子として、また超高速信号変調用トランジス
タとして、等の幅広い分野に応用が可能な電界効果トラ
ンジスタを提供することができ、きわめて有用である。
第１図は本発明の基本的実施例の構造の縦断面図、第２
図〜第４図は本発明動作原理の説明図、第５図は実施例
の製造工程図、第６図は実施例のドレイン特性図、第７
図は本発明の別な実施例の縦断面図、第８図は従来例の
動作原理の説明図である。 １……基板、2,22……絶縁性薄膜層 3,23……第１の半導体層 4,24……第２の半導体層 ５……第１の電極（ゲート電極） ６……第２の電極（ソース電極） ７……第３の電極（ドレイン電極） ８……ノンドープGaAs層 ９……Ca0.6Sr0.4F2層 10……金属膜、11……オーミック電極 12……アンドープGaAs層 13……レジスト膜、14,24……能動層
図〜第４図は本発明動作原理の説明図、第５図は実施例
の製造工程図、第６図は実施例のドレイン特性図、第７
図は本発明の別な実施例の縦断面図、第８図は従来例の
動作原理の説明図である。 １……基板、2,22……絶縁性薄膜層 3,23……第１の半導体層 4,24……第２の半導体層 ５……第１の電極（ゲート電極） ６……第２の電極（ソース電極） ７……第３の電極（ドレイン電極） ８……ノンドープGaAs層 ９……Ca0.6Sr0.4F2層 10……金属膜、11……オーミック電極 12……アンドープGaAs層 13……レジスト膜、14,24……能動層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (4)
- 【請求項１】導電性の基板上に絶縁性薄膜層、互いに電
子親和力の異なる第１の半導体層及び第２の半導体層を
順次積層して３層とした積層薄膜構造を少なくとも１組
有する能動層と、前記能動層の最上部に積層方向に電界
を印加するための第１の電極と、前記第１及び第２の半
導体層薄膜の面内方向に電子を注入するための第２の電
極と、電子を排出するための第３の電極とを配設してな
る電界効果トランジスタであって、第１の半導体層と第
２の半導体層とは伝導帯の底部を逆格子空間中の等価な
位置に持ち、かつ第１の電極に全く電界を印加していな
い場合と積層薄膜方向にアバランシェが起こらない程度
の電界を印加した場合とで、第１の半導体の伝導帯の最
も低いエネルギー値と第２の半導体の伝導帯の最も低い
エネルギー値の大小関係が逆転することを特徴とする電
界効果トランジスタ。 - 【請求項２】第１及び第２の半導体層は、膜厚が電子の
平均自由行程以下の超薄膜である特許請求の範囲第１項
記載の電界効果トランジスタ。 - 【請求項３】導電性の基板上に絶縁性薄膜層、互いに電
子親和力の異なる第１の半導体層及び第２の半導体層を
順次積層して３層とした積層薄膜構造を少なくとも１組
有する能動層と、前記能動層の最上部に積層方向に電界
を印加するための第１の電極と、前記第１及び第２の半
導体層薄膜の面内方向に電子を注入するための第２の電
極と、電子を排出するための第３の電極とを配設してな
る電界効果トランジスタであって、第１の半導体層と第
２の半導体層とは伝導帯の底部を逆格子空間中の等価で
ない位置に持ち、かつ第１の電極に全く電界を印加して
いない場合と積層薄膜方向にアバランシェが起こらない
程度の電界を印加した場合とで、第１の半導体の伝導帯
の最も低いエネルギー値と第２の半導体の伝導帯の最も
低いエネルギー値の大小関係が逆転することを特徴とす
る電界効果トランジスタ。 - 【請求項４】第１及び第２の半導体層は、膜厚が電子の
平均自由行程以下の超薄膜である特許請求の範囲第３項
記載の電界効果トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099898A JPH0666465B2 (ja) | 1987-04-24 | 1987-04-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099898A JPH0666465B2 (ja) | 1987-04-24 | 1987-04-24 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266879A JPS63266879A (ja) | 1988-11-02 |
| JPH0666465B2 true JPH0666465B2 (ja) | 1994-08-24 |
Family
ID=14259588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099898A Expired - Lifetime JPH0666465B2 (ja) | 1987-04-24 | 1987-04-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666465B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791178B1 (fr) * | 1999-03-19 | 2001-11-16 | France Telecom | NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION |
-
1987
- 1987-04-24 JP JP62099898A patent/JPH0666465B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266879A (ja) | 1988-11-02 |
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