JPH0354465B2 - - Google Patents
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- JPH0354465B2 JPH0354465B2 JP57193405A JP19340582A JPH0354465B2 JP H0354465 B2 JPH0354465 B2 JP H0354465B2 JP 57193405 A JP57193405 A JP 57193405A JP 19340582 A JP19340582 A JP 19340582A JP H0354465 B2 JPH0354465 B2 JP H0354465B2
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- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- layer
- substrate
- electrons
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電界効果トランジスタに係り、特に超
高速で動作するのに好適な電界効果トランジスタ
に関する。
高速で動作するのに好適な電界効果トランジスタ
に関する。
従来の電界効果トランジスタは、MOSトラン
ジスタがその代表的な例であるが、その動作原理
はチヤンネルと呼ばれる能動領域中のキヤリア濃
度を電界効果（通常ゲート電圧によつて供給され
る）により増減することにより、ソース、ドレイ
ン間のコンダクタンスを変化させることに基づい
ている。この電界効果トランジスタを高速で動作
させようとするときの動作限界の１つは、チヤン
ネルをキヤリヤが通過するに要する時間（走行時
間、transit time）τである。たとえば、チヤン
ネル長1μｍのSiMOSトランジスタを例にとると、
Si内の電子の飽和速度は２×107cm／secであるか
ら、チヤンネル内の走行時間τは τ＝（チヤンネル長）／（飽和速度） ＝１×10-4（cm）／２×107（cm／sec） ＝5psec であり、MOSトランジスタの動作速度はこれを
越えることは、その動作原理から見て不可能であ
る。
ジスタがその代表的な例であるが、その動作原理
はチヤンネルと呼ばれる能動領域中のキヤリア濃
度を電界効果（通常ゲート電圧によつて供給され
る）により増減することにより、ソース、ドレイ
ン間のコンダクタンスを変化させることに基づい
ている。この電界効果トランジスタを高速で動作
させようとするときの動作限界の１つは、チヤン
ネルをキヤリヤが通過するに要する時間（走行時
間、transit time）τである。たとえば、チヤン
ネル長1μｍのSiMOSトランジスタを例にとると、
Si内の電子の飽和速度は２×107cm／secであるか
ら、チヤンネル内の走行時間τは τ＝（チヤンネル長）／（飽和速度） ＝１×10-4（cm）／２×107（cm／sec） ＝5psec であり、MOSトランジスタの動作速度はこれを
越えることは、その動作原理から見て不可能であ
る。
一方、移動度を大きくし、走行時間を短くする
ことを目的として、低温での動作が盛んに提唱さ
れているが、飽和速度は温度によつてあまり変化
しないので、走行時間をこれ以上短くすることは
ほとんど不可能である。
ことを目的として、低温での動作が盛んに提唱さ
れているが、飽和速度は温度によつてあまり変化
しないので、走行時間をこれ以上短くすることは
ほとんど不可能である。
したがつて、電界効果トランジスタの動作速度
を飛躍的に向上させるには、従来と全く異なつた
動作原理に基づく電界効果トランジスタの開発が
必要であり、本発明の目的はこのような電界効果
トランジスタを提供することにある。
を飛躍的に向上させるには、従来と全く異なつた
動作原理に基づく電界効果トランジスタの開発が
必要であり、本発明の目的はこのような電界効果
トランジスタを提供することにある。
上記の目的を達成するために、本発明では、正
しい孔と電子が同一層内にあるビスマス（Bi）
等で代表される半金属薄層、または適当な半導体
薄層の組合せでのその界面近傍に形成される半金
属的性質を有する薄層に絶縁物または半導体のヘ
テロ接合を介して電界を印加することにより、半
金属的性質を有する薄層のコンダクタンスを変化
させることをその動作原理としたものである。
しい孔と電子が同一層内にあるビスマス（Bi）
等で代表される半金属薄層、または適当な半導体
薄層の組合せでのその界面近傍に形成される半金
属的性質を有する薄層に絶縁物または半導体のヘ
テロ接合を介して電界を印加することにより、半
金属的性質を有する薄層のコンダクタンスを変化
させることをその動作原理としたものである。
以下、本発明のもとになつている半金属および
半導体の薄層を組合せることにより、その界面近
傍に形成される半金属的性格を有する薄層につい
て説明する。
半導体の薄層を組合せることにより、その界面近
傍に形成される半金属的性格を有する薄層につい
て説明する。
ビスマス（Bi）に代表される半金属とは、そ
の電子構造において、伝導帯の最低エネルギー準
位が価電子帯の頂上よりも低いところに位置する
ため、不純物をドープしなくても、伝導電子と正
孔の両者が共存し、金属的な電気伝導特性を示す
物質である。しかし、この伝導電子および正孔の
濃度は１×1013cm-3程度であり、伝導電子の濃度
が1022cm-3程度の金属よりははるかに低い。
の電子構造において、伝導帯の最低エネルギー準
位が価電子帯の頂上よりも低いところに位置する
ため、不純物をドープしなくても、伝導電子と正
孔の両者が共存し、金属的な電気伝導特性を示す
物質である。しかし、この伝導電子および正孔の
濃度は１×1013cm-3程度であり、伝導電子の濃度
が1022cm-3程度の金属よりははるかに低い。
さらに、ビスマスの場合について詳しく説明す
ると、電気伝導度は有効質量が小さく、移動度の
大きな伝導電子によつて殆んど決つているが、異
なつた符号の荷電を有する正孔が伝導電子とほぼ
同じ濃度で存在するために、同一符号のキヤリヤ
しか存在しない金属や半導体では見られない特異
な現象を示すことがある。たとえば、ビスマスの
単結晶薄片の面内のある方向（Ｘ方向とする）に
電界を印加し、電流を流し、この薄片と直交する
方向（Ｚ方向とする）に磁界を印加する。このよ
うな場合、伝導電子または正孔の一方しか有しな
い半導体または金属においては、電流および磁界
の両者と直交する方向（Ｙ方向）にホール電圧と
呼ばれる電圧が生じることはよく知られている。
しかし、半金属の場合には、電流と磁界によつて
生じるローレンツ力が電子と正孔に対して同じ方
向に働くため、両者とも同じ側に曲げられ、負の
荷電を有する電子と正の荷電を有する正孔が打ち
消し合い、ホール電圧を生じない。このような現
象は半金属においてのみ見られるものである。
ると、電気伝導度は有効質量が小さく、移動度の
大きな伝導電子によつて殆んど決つているが、異
なつた符号の荷電を有する正孔が伝導電子とほぼ
同じ濃度で存在するために、同一符号のキヤリヤ
しか存在しない金属や半導体では見られない特異
な現象を示すことがある。たとえば、ビスマスの
単結晶薄片の面内のある方向（Ｘ方向とする）に
電界を印加し、電流を流し、この薄片と直交する
方向（Ｚ方向とする）に磁界を印加する。このよ
うな場合、伝導電子または正孔の一方しか有しな
い半導体または金属においては、電流および磁界
の両者と直交する方向（Ｙ方向）にホール電圧と
呼ばれる電圧が生じることはよく知られている。
しかし、半金属の場合には、電流と磁界によつて
生じるローレンツ力が電子と正孔に対して同じ方
向に働くため、両者とも同じ側に曲げられ、負の
荷電を有する電子と正の荷電を有する正孔が打ち
消し合い、ホール電圧を生じない。このような現
象は半金属においてのみ見られるものである。
本発明は、この半金属の薄層に厚さ方向に電界
を印加することにより、この薄層中の電子および
正孔の濃度を変化させることにより、この薄層の
コンダクタンスを変化させることを基本動作原理
としている。
を印加することにより、この薄層中の電子および
正孔の濃度を変化させることにより、この薄層の
コンダクタンスを変化させることを基本動作原理
としている。
つぎに、異種の半導体薄層を重ね合せることに
より、界面に形成される半金属的性質を有する薄
層について説明する。
より、界面に形成される半金属的性質を有する薄
層について説明する。
このような性質を有する薄層の例としては、L.
L.ChangらがInAsとGaSbとのヘテロ界面につい
て報告しているものがある（Appl.Phys.Lett.35，
939（1979））。すなわち、分子線エピタキシー法等
により形成されたInAs−GaSb界面では、この二
つの物質の仕事関数と電子打エネルギー構造の相
対関係により、後に第３図のところで説明するよ
うに、界面のInAs側に伝導電子が、GaSb側に正
孔が近接して存在するようになる。このように、
正孔と電子の２種のキヤリヤが極く近接して存在
する状態を、半金属的性質を有する状態と定義す
る。
L.ChangらがInAsとGaSbとのヘテロ界面につい
て報告しているものがある（Appl.Phys.Lett.35，
939（1979））。すなわち、分子線エピタキシー法等
により形成されたInAs−GaSb界面では、この二
つの物質の仕事関数と電子打エネルギー構造の相
対関係により、後に第３図のところで説明するよ
うに、界面のInAs側に伝導電子が、GaSb側に正
孔が近接して存在するようになる。このように、
正孔と電子の２種のキヤリヤが極く近接して存在
する状態を、半金属的性質を有する状態と定義す
る。
以下、本発明を実施例により詳細に説明する。
実施例 １
本実施例の構成および動作原理を第１図を用い
て説明する。
て説明する。
0.1Ω・cmのｎ形Si基板１１の上に分子線エピタ
キシー法でBiをエピタキシヤル成長させ、厚さ
80nｍのBi薄層１２を得る。このBi薄層は、電子
および正孔の両者を２×1013cm-3有する半金属層
である。極低温（4.2〓）における電子の移動度
は約８×105cm2／Ｖ・secに達する大きな値を有
し、正孔の移動度はこれに比べて１桁以上小さい
ので、極低温では正孔、電子の両者とも存在する
が、電気伝導度は電子の濃度のみで決つている。
キシー法でBiをエピタキシヤル成長させ、厚さ
80nｍのBi薄層１２を得る。このBi薄層は、電子
および正孔の両者を２×1013cm-3有する半金属層
である。極低温（4.2〓）における電子の移動度
は約８×105cm2／Ｖ・secに達する大きな値を有
し、正孔の移動度はこれに比べて１桁以上小さい
ので、極低温では正孔、電子の両者とも存在する
が、電気伝導度は電子の濃度のみで決つている。
このBi薄層１２の上に50nｍの厚さのAl2O3膜
を電子線蒸着法により形成する。つぎに、写真食
刻法により、ゲート部のAl2O3膜１３だけを残し
て他のAl2O3を除去する。ついで、同じく電子線
蒸着法で全面に金を1000nｍを厚さに蒸着し、さ
らに写真食刻法により、不要部分を除去して、ゲ
ート電極１４、ソース電極１５、ドレイン電極１
６を形成する。
を電子線蒸着法により形成する。つぎに、写真食
刻法により、ゲート部のAl2O3膜１３だけを残し
て他のAl2O3を除去する。ついで、同じく電子線
蒸着法で全面に金を1000nｍを厚さに蒸着し、さ
らに写真食刻法により、不要部分を除去して、ゲ
ート電極１４、ソース電極１５、ドレイン電極１
６を形成する。
つぎに、上記素子の動作原理を説明する。
基板１１に対して、＋VGボルトだけ、ゲート電
極１４にバイアスをかけた場合を想定する。いま
Bi薄層１２とゲート電極１４で、絶縁膜１３を
はさむことによつて形成されている静電容量をＣ
とする。精密には基板１１からBi薄層１２、絶
縁膜１３を通つてゲート電極１４までを自己無撞
着的に解くことが必要であるが、おおむね、Ｑ＝
CVで与えられる負の電荷がBi薄層１２内の絶縁
膜１３に近い側に誘起され、同じだけの正の電荷
が基板１１側の方に誘起される。これはBi層１
２内の絶縁膜１３に近い側で電子濃度が大きくな
り、基板１１の側で正孔の濃度が大きくなること
で達成される。さきに記したように、4.2〓では
Biの電気伝導度は電子のみによつて決つている
ので、ソース、ドレイン間のコンダクタンスが大
きくなつたことになる。また、この際の電荷の移
動は、MOSトランジスタの場合とは異なり、Bi
薄層内の電子と正孔の偏極のみにより達成できる
ので、Biの誘電緩和時間の程度の非常に短い時
間内（＜1ps）に起る。
極１４にバイアスをかけた場合を想定する。いま
Bi薄層１２とゲート電極１４で、絶縁膜１３を
はさむことによつて形成されている静電容量をＣ
とする。精密には基板１１からBi薄層１２、絶
縁膜１３を通つてゲート電極１４までを自己無撞
着的に解くことが必要であるが、おおむね、Ｑ＝
CVで与えられる負の電荷がBi薄層１２内の絶縁
膜１３に近い側に誘起され、同じだけの正の電荷
が基板１１側の方に誘起される。これはBi層１
２内の絶縁膜１３に近い側で電子濃度が大きくな
り、基板１１の側で正孔の濃度が大きくなること
で達成される。さきに記したように、4.2〓では
Biの電気伝導度は電子のみによつて決つている
ので、ソース、ドレイン間のコンダクタンスが大
きくなつたことになる。また、この際の電荷の移
動は、MOSトランジスタの場合とは異なり、Bi
薄層内の電子と正孔の偏極のみにより達成できる
ので、Biの誘電緩和時間の程度の非常に短い時
間内（＜1ps）に起る。
第２図に本実施例の電界効果素子の静的動作特
性を示す。図から見て分るように、本素子は基本
的にはノーマリ・オン（nomally on）の三極管
動作が中心である。また、ドレイン電圧、電流特
性は、素子の平面上の幾何学的な構造パラメータ
で適当なところを選ぶことができる。
性を示す。図から見て分るように、本素子は基本
的にはノーマリ・オン（nomally on）の三極管
動作が中心である。また、ドレイン電圧、電流特
性は、素子の平面上の幾何学的な構造パラメータ
で適当なところを選ぶことができる。
また、この実施例では、分子線エピタキシー法
で成長したBiを用いるためにSi基板を用いたが、
サフアイヤ等の絶縁物基板の方が好ましい。ま
た、本実施例では、エピタキシヤル成長のBi単
結晶薄層を用いたが、その動作原理から考えて、
他の半金属薄層でも同様な動作ができることはも
ちろんである。また、この半金属薄層は多結晶で
あつてもよい。
で成長したBiを用いるためにSi基板を用いたが、
サフアイヤ等の絶縁物基板の方が好ましい。ま
た、本実施例では、エピタキシヤル成長のBi単
結晶薄層を用いたが、その動作原理から考えて、
他の半金属薄層でも同様な動作ができることはも
ちろんである。また、この半金属薄層は多結晶で
あつてもよい。
つぎに、実施例２以下の具体的構造を示す前
に、異種の半導体の界面または超格子構造を用い
ると、電子により電気伝導が行なわれる層と正孔
により電気伝導が行なわれる層を空間的に非常に
近接して作成することができることを示す。
に、異種の半導体の界面または超格子構造を用い
ると、電子により電気伝導が行なわれる層と正孔
により電気伝導が行なわれる層を空間的に非常に
近接して作成することができることを示す。
第３図は、ｎ型GaSbとｐ型InAsのヘテロ接合
附近のエネルギー図である。GaSbとInAsの仕事
関数、バンドギヤツプ等の関係で、第３図に模式
的に示したように、３１で示した逆三角形のポテ
ンシヤルの井戸の中に電子がたまり、３２で示し
た三角形のポテンシヤルの井戸の頂上に正孔がた
まり、これらが紙面に垂直な方向には自由な電子
および自由な正孔として運動している。すなわ
ち、界面に沿つた面内の方向では、自由電子と自
由正孔が共存する半金属的な性質を有する薄層が
存在する。
附近のエネルギー図である。GaSbとInAsの仕事
関数、バンドギヤツプ等の関係で、第３図に模式
的に示したように、３１で示した逆三角形のポテ
ンシヤルの井戸の中に電子がたまり、３２で示し
た三角形のポテンシヤルの井戸の頂上に正孔がた
まり、これらが紙面に垂直な方向には自由な電子
および自由な正孔として運動している。すなわ
ち、界面に沿つた面内の方向では、自由電子と自
由正孔が共存する半金属的な性質を有する薄層が
存在する。
また、第４図はL.L.Changら（IBM）によつて
はじめて報告されたGaAaとInAsの超格子の電子
エネルギー構造の模式図である。Changらによれ
ば、GaAsとInAsの厚さが適当な範囲にある時
は、InAsの電子の性格の強く現われた状態のエ
ネルギーが、GaSbの正孔の性格が強く現れた状
態のエネルギーより下にきて、半金属的な状況が
実現する。この場合、電子４１はほぼInAsの層
に局在し、正孔４２はほぼGaSbの層内にほぼ局
在している。
はじめて報告されたGaAaとInAsの超格子の電子
エネルギー構造の模式図である。Changらによれ
ば、GaAsとInAsの厚さが適当な範囲にある時
は、InAsの電子の性格の強く現われた状態のエ
ネルギーが、GaSbの正孔の性格が強く現れた状
態のエネルギーより下にきて、半金属的な状況が
実現する。この場合、電子４１はほぼInAsの層
に局在し、正孔４２はほぼGaSbの層内にほぼ局
在している。
実施例２以下は、実施例１の代りに、第３図で
象徴される異種の半導体間の接合、または、第４
図に示された半導体の超格子で半金属的性質ある
範囲のものを用いたものである。
象徴される異種の半導体間の接合、または、第４
図に示された半導体の超格子で半金属的性質ある
範囲のものを用いたものである。
実施例 ２
本実施例を第５図を用いて説明する。
半絶縁性のGaAs基板５１の上に、分子線エピ
タキシー法を用いて、格子定数を合わせるための
Ga1-XInxSb1-YAsYからなるバツフアー層５２を
2μｍの厚さで形成し、ついで、この上にイオウ
（Ｓ）を５×1018cm-3の濃度で含む厚さ1.5μｍの
GaSb層５３を形成し、さらにその上に1μｍの厚
さのInAs層５４を連続して分子線エピタキシー
法で形成する。しかる後、その上に厚さ100nｍ
の絶縁物層５５を形成する。そのあとのゲート電
極５６、ソース電極５７、ドレイン電極５８を実
施例１と同様にして形成し、電界効果トランジス
タを作成する。この素子の静的動作特性を測定し
たところ、実施例１の第３図と類似した特性が得
られた。
タキシー法を用いて、格子定数を合わせるための
Ga1-XInxSb1-YAsYからなるバツフアー層５２を
2μｍの厚さで形成し、ついで、この上にイオウ
（Ｓ）を５×1018cm-3の濃度で含む厚さ1.5μｍの
GaSb層５３を形成し、さらにその上に1μｍの厚
さのInAs層５４を連続して分子線エピタキシー
法で形成する。しかる後、その上に厚さ100nｍ
の絶縁物層５５を形成する。そのあとのゲート電
極５６、ソース電極５７、ドレイン電極５８を実
施例１と同様にして形成し、電界効果トランジス
タを作成する。この素子の静的動作特性を測定し
たところ、実施例１の第３図と類似した特性が得
られた。
ここでは、ゲート電極５６下に絶縁物層を用い
たが、これをInAsよりバンドギヤツプの広い半
導体層でおき代えて、ヘテロ接合としてもよい。
たが、これをInAsよりバンドギヤツプの広い半
導体層でおき代えて、ヘテロ接合としてもよい。
実施例 ３
実施例２と同様に半絶縁性GaAs基板６１上
に、分子線エピタキシー法を用いて、第６図に示
すように厚さ2μｍのバツフアー層６２を、さら
にその上に第４図で説明した構造の超格子層６３
を連続成長させ、ついで、電子線蒸着法により、
その上に絶縁物層６４を150nｍの厚さに蒸着す
る。その後の電界効果トランジスタの形成は、実
施例１と同様である。６５はゲート電極、６６は
ソース電極、６７はドレイン電極である。このよ
うにして作成した電界効果トランジスタの静的動
作特性を測定したところ、第２図と類似の特性が
得られた。
に、分子線エピタキシー法を用いて、第６図に示
すように厚さ2μｍのバツフアー層６２を、さら
にその上に第４図で説明した構造の超格子層６３
を連続成長させ、ついで、電子線蒸着法により、
その上に絶縁物層６４を150nｍの厚さに蒸着す
る。その後の電界効果トランジスタの形成は、実
施例１と同様である。６５はゲート電極、６６は
ソース電極、６７はドレイン電極である。このよ
うにして作成した電界効果トランジスタの静的動
作特性を測定したところ、第２図と類似の特性が
得られた。
また、絶縁物層６４とゲート電極６５の間に分
子線エピタキシー法で形成した半導体層をつけ加
えてもよい。
子線エピタキシー法で形成した半導体層をつけ加
えてもよい。
以上詳述したところから明からなように、本発
明の電界効果トランジスタは従来のものと全く異
なる動作原理に基づく新規なものであり、動作速
度を飛躍的に向上させることができる。
明の電界効果トランジスタは従来のものと全く異
なる動作原理に基づく新規なものであり、動作速
度を飛躍的に向上させることができる。
第１図は本発明の第１の実施例の電界効果トラ
ンジスタの構成図、第２図は第１の実施例の電界
効果トランジスタの静的動作特性を示す図、第３
図はGaAs−InAs界面付近の電子構造の模式図、
第４図はGaAs−InAs超格子の電子構造の模式
図、第５図及び第６図はそれぞれ本発明の他の実
施例の構成図である。 １１……Si基板、１２……Bi薄層、１３……
Al2O3薄層、１４……ゲート電極、１５……ソー
ス電極、１６……ドレイン電極、３１……自由電
子、３２……自由正孔、４１……自由電子、４２
……自由正孔、５１……半絶縁性GaAs基板、５
２……Ga1-XInXSb1-YAsYバツフア層、５３……
GaSb層、５４……InAs層、５５……絶縁物層、
５６……ゲート電極、５７……ソース電極、５８
……ドレイン電極、６１……半絶縁性GaAs基
板、６２……Ga1-XInXSb1-YAsYバツフア層、６
３……GaSb−InAs超格子層、６４……絶縁物
層、６５……ゲート電極、６６……ソース電極、
６７……ドレイン電極。
ンジスタの構成図、第２図は第１の実施例の電界
効果トランジスタの静的動作特性を示す図、第３
図はGaAs−InAs界面付近の電子構造の模式図、
第４図はGaAs−InAs超格子の電子構造の模式
図、第５図及び第６図はそれぞれ本発明の他の実
施例の構成図である。 １１……Si基板、１２……Bi薄層、１３……
Al2O3薄層、１４……ゲート電極、１５……ソー
ス電極、１６……ドレイン電極、３１……自由電
子、３２……自由正孔、４１……自由電子、４２
……自由正孔、５１……半絶縁性GaAs基板、５
２……Ga1-XInXSb1-YAsYバツフア層、５３……
GaSb層、５４……InAs層、５５……絶縁物層、
５６……ゲート電極、５７……ソース電極、５８
……ドレイン電極、６１……半絶縁性GaAs基
板、６２……Ga1-XInXSb1-YAsYバツフア層、６
３……GaSb−InAs超格子層、６４……絶縁物
層、６５……ゲート電極、６６……ソース電極、
６７……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 基板と、該基板上に形成された半金属または
半金属的性質を有する半導体部材からなる能動層
と、該能動層上の所定の領域に形成された絶縁層
と、該絶縁層上に形成されたゲート電極と、該ゲ
ート電極を挾んで該能動層上に形成されたソース
及びドレイン電極とを有することを特徴とする電
界効果型トランジスタ。 ２ 上記基板と能動層との間にバツフア層を有す
ることを特徴とする特許請求の範囲第１項記載の
電界効果型トランジスタ。 ３ 上記半金属は、ビスマスであることを特徴と
する特許請求の範囲第１項または第２項記載の電
界効果型トランジスタ。 ４ 上記半金属的性質を有する半導体部材は、
InAsとGaSbとが積層された異種接合を有する化
合物半導体であることを特徴とする特許請求の範
囲第１項または第２項記載の電界効果型トランジ
スタ。 ５ 上記半金属的性質を有する半導体部材は、
InAsとGaSbとからなる超格子構造を有する化合
物半導体であることを特徴とする特許請求の範囲
第１項または第２項記載の電界効果型トランジス
タ。 ６ 上記基板は、絶縁物基板であることを特徴と
する特許請求の範囲第１項乃至第５項の何れかに
記載の電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193405A JPS5984475A (ja) | 1982-11-05 | 1982-11-05 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193405A JPS5984475A (ja) | 1982-11-05 | 1982-11-05 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984475A JPS5984475A (ja) | 1984-05-16 |
| JPH0354465B2 true JPH0354465B2 (ja) | 1991-08-20 |
Family
ID=16307402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193405A Granted JPS5984475A (ja) | 1982-11-05 | 1982-11-05 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984475A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127681A (ja) * | 1984-07-17 | 1986-02-07 | Res Dev Corp Of Japan | 超格子構造のチヤネル部をもつ電界効果トランジスタ |
| JPS62194677A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | 半導体装置 |
| JPS62209864A (ja) * | 1986-03-11 | 1987-09-16 | Fujitsu Ltd | 半導体装置 |
| JPH07193234A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
| WO2016048377A1 (en) * | 2014-09-26 | 2016-03-31 | Intel Corporation | Metal oxide metal field effect transistors (momfets) |
| CN119997570B (zh) * | 2024-08-29 | 2025-12-30 | 南方科技大学 | 一种二维半导体晶体管及其制备方法 |
-
1982
- 1982-11-05 JP JP57193405A patent/JPS5984475A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984475A (ja) | 1984-05-16 |
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