JPS5851570A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は超高速のスイッチ素子として有用な半導体装置
に関する。特に液体窒素温度等１００に以下壬動作させ
る超高速コンピュータ用論理素子の構成に本発明の半導
体装置を用いて極めて有用である。

近年計算機の高速化に伴ない、高速論理素子に対する要
求が高まっている。高速化を実現する手段の一つとして
、キャリアの移動度を大きくするデバイス構造が提案さ
れている。

これらの素子の基礎となる技術思想には、半導体中の電
子が受ける散乱すなわち、不純物散乱と、格子散乱を減
少することにより、電子の移動度ψ）を大きくできるこ
とを利用している。まず選択的ドーピング法すなわち電
子供与体となる不純物をドーピングする層と、電子を走
らせる層とを分離しヘテロ接合界面に生じる２次元電子
をキャリアとすることで十分な電子密度を保ちつつ、不
純物散乱を最小にすることができる。さらに、素子を冷
却することで、格子散乱を減少することができる。Ｑａ
Ａｓを電子を走らせるチャネ、ルとした場合、自分自身
で、電子供与体を含むｎ−ＧａＡＳ（ｎｍｌＸ１０′？
個／ｃ１ｎｓ）では、μ、＝３０００ｍ”ｖ　−”　ｓ
″’（３００ｋ）であるのに対し、選択ドーピングを行
ない７７ｋに冷却したアンドープのＧａＡＳではμ〜７
０００叶がｙ　−１ｓ−１が観測されている。これまで
にこの大きな電子移動度を利用した高速スイッチング素
子が提案されている。たとえば、’１’、Ｍｉｍｕｒａ
　他　Ｊａｐａｎｅｓｅ　　　Ｊｏｕ’ｒｎａｌ　　　
ｏｆＡｐｐ目ｅｄ　ｐｈｙａｉｃｓ第１９巻Ｌ２第１員
年、三村他、テレビジョン学会技術報告、ＥＤ５３０、
２５頁、１９８０年、ディンゲル・レイモンド他日本国
特許庁　公表特許公報　昭５５−５００１９６、１９８
０年、及び５，Ｊｕｄａｐｒａｗｉｒａ他・ＩＥＥＥ。

１ｉ：１ｅｃｔｒｏｎ　１）ｅｖｉｃｅ　１ｅｔｔｅｒ
ｓ　ＥＤＬ−２巻、１４頁、１９８１年等である。

第１図は本発明の基礎となった半導体装置の装置断面図
である。図において１はＧａＡ３半絶縁性基板、２は、
電子供与体等の不純物を含まないＱａＡ８層、３は、ｎ
１ｌ（ｆｌ＝２Ｘ１０”個／３ｓ）に不純智をドーピン
グし九〇ａａ？Ａｔ．．，３Ａｊ層、４。

５、６は、それぞれソース、ドレイン、ゲート電極であ
る。

７は、”　　Ｇ　”　６．？　Ａ　Ａ６．　Ｂ　Ａ　ｓ
層からＧａＡａ層２へ供給された電子である。ソース・
ドレイン間を流れる電流は、この電子の移動による。こ
の電流について以下で説明する。

第３図は、層２と、層３との界面における伝導帯のポテ
ンシャル分布を表わし、ヘテロ構造による伝導帯１１の
くほみ１２が生じている。フェルミレベル１３より下の
部分に電子７が蓄積され、２次元伝導を行なう。この時
、不純物散乱と、格子散乱の影響が極めて少なくなり、
電子の移動度色）が大きくなることは、前に述べた。

この２次元伝導を行なう電子を、ゲート６に負の電圧を
かけ、抑制することで、高速の電流スイッチングが行な
える。第１図に示す様に、ゲートに負の電圧を印加する
と空乏層１５が、　　　′Ｇ”ａｖＡｔ４，Ａｓ層３を
抜け、Ｇ　Ｉ　Ａ　８層２までのび電子７は、基板側に
押しさげられる。電流はゲートのない領域では、Ｇａ　
（Ｌ　ｙ　Ａｔａ　ｓ　Ａ　’　層ト、ＧａＡＳ層の界
面のポテンシャルのくほみにそって非常に狭い領域を流
れるが、ゲート電圧により、空乏層がのびているところ
では、電流経路は、基板側に広がる結果となり電流の抑
制が悪い。従ってゲート電圧が印加されても前述した電
流経路の半絶縁性基板側へのまがりにより、ピンチオフ
が効果的になされない。

本発明の目的は、制御用電極のピンチオフ動作により、
電流経路が空間的に大きく変動せず、良好なトランス・
コンダクタンス特性を示す高キヤリア移動度デバイスを
提供することにある。本高キヤリア移動度デバイスの適
用により集積回路の実用化に極めて有用である。

本発明は、トランスコンダクタンスｇ１の低下を招く、
電流経路のチャヴネル内での変動とその基板側へのしみ
出しを防ぐことから案出された。

第２図に本発明の半導体装置の代表例の装置断−　面図
を示す。

所定の半導体基体上に不純物を含有する広バンド・ギャ
ップ半導体層（３）と、これに接し不純物を実質的に含
有しない狭バンド・ギャップ半導体層（２）の一対の半
導体層対が形成される。広バンド・ギャップ半導体層（
３）と狭バンド・ギャップ半導体層（２）は両層間の界
面にヘテロ接合を形成するように格子整合がとれている
。両層はキャリアを狭バンド・ギャップ半導体層に閉じ
込めるに十分な大きさの伝導帯段差又は価電子帯段差を
有している。

なお、前記半導体層対がとう載される半導体基体は単一
の半導体基板或いは半導体基板上に一層又は複数層の半
導体層を形成したものが使用される。

第３図は両生導体層（２，３）を積層方向にみた場合の
エネルギーバンド構造中である。１１は伝導帯、１４は
価電子帯、１３はフェルミ準位を示している。第３図中
の２および３が前記両生導体層を示す。狭バンド・ギャ
ップ半導体層（２）と広バンド・ギャップ半導体層（３
）が相互に接触すると電子は広バンド・ギャップ半導体
層（３）から欠乏し、狭バンド・ギャップ半導体層（２
）により形成されるポテンシャルの井戸（１２）中に蓄
積する。従って第３図に示す如く伝導帯および価電子帯
に曲りを生ずる。図中、７は蓄積された２次元電子ガス
を示している。

本発明においては狭バンド・ギャップ半導体層側に制御
用電極を形成することが肝要である。そして狭バンド・
ギャップ半導体層の広バンド・ギャップ半導体層側に形
成されるポテンシャルの井戸中のキャリアを制御用電極
によって制御する。

こうすることによって電流経路のチャネ、ル・内での変
動と半導体基板へのしみ出しを防止することができる。

従って素子電流−ゲート電圧依存性に良好な特性を得る
ことができる。この特性に関しては後述する。

両生導体層（２，３）の厚さは２００〜１，０００人程
度な選択する。半導体層（２）の厚さ拡ショットキ・電
極（６）が形成され、ピンチ・オフが良好になされるた
めの３００〜５００人が極めて適切である。半導体層（
３）に関しては多少厚めに形成しても自゛由である。今
、ショットキ電極（６）がついていないか、又は、ビル
トイン・ポテンシャルを打消す丸めの正ノ電圧がショッ
トキ電極（６）にかかつている場合には、２次元電子ガ
ス（７）は制御用電極（６）より違いへテロ接合面近傍
に存在している。制御用電極（６）を被着させることで
、空乏層が狭バンド・ギャップ半導体層をぬけ、ｎｍ広
バンド・ギャップ半導体層に達する。この場合、電流経
路は曲りを生じることなく、そのまｔ第４図の２２に示
す如く、キャリアの流れ１５は遮断され、制御用電極（
６）に印加されるバイアス電位のわずかな変化で、素子
電流を大きくかえることができる。なお、第４図中第２
図と同一の符号の部位は同一の部位を示している。

次に、素子をピンチオフした場合の洩れ電流の原因とな
る広バンド・ギャップ半導体層（３）中の電ｔＩＬｖｃ
ついて考察する。第２図に示したデバイスでは、電子の
供給層と、電流の閉じこめ用のバリアーとが共通になっ
ており、例えばＧａＡｓ　−Ｇ”ｌＬｆ人’ｏ、　ｓ　
Ａ、ｌの例で岐約＜Ｌ３　ｅｖのポテンシャル・バリア
ーがある。このため、第１図に示した構造に比べ、チャ
ネル部（狭バンド・ギャップ半導体層中に形成される）
以外にしみ出す電流は、小さい。さらに、Ｑａ、、Ａｔ
へｓＡＳのドーノ（／トとして、ｎ聾と法なす６ｔを用
いて７７ｋまで冷却した場合、キャリアの凍結が匝しる
。

さらにＱＪＩ□Ａｔ、、　Ａ８は、高濃度にドナーがト
。

−ピングされていることによる散乱と、合金散乱により
、チャネル部分となるアンドープ、ＧａＡ３より、移動
度が低い。このためＧａＡｔＡＳ層を流れる電流はアン
ドープＱ　ａ　Ａ　Ｓ中を流れる電流の１７１００万以
下となり、事実上無視できる。

さらに、不必要な電流経路の発生を防ぐため、アンドー
プ広バンド・ギャップ半導体層（２１）を設ける。

この第２の広バンド・ギャップ半導体層（２１）は前記
広バンド・ギャップ半導体層（３）とノくンド・ギャッ
プが同等又はそれより大きく、且不純物を実質的に含有
しない層となす。

これは、半絶縁性基板が、狭・（ンド・ギャップ半導体
の場合に特に必要となる。半導体層（２１）がない場合
には、狭バンド・ギャップ半導体装置（１）と、広バン
ド・ギャップ層（３）とのへテロ接合界面で、２次元電
子ガスが生成され、極めて桜動度の低い電流経路となる
からである。層（２１）を設けることで、層（３）から
層（１）へ電子が移ることを防止できる。層（２１）は
、結晶成長時のバッファ層として利用することも可能で
あり、実用上０．１μｍから数μｍ程度の厚さとする。

半導体材料としてａｉｈｓ−ａａｈｔｈｓ系を用いる場
合、ＧａＡ３が狭バンド・ギャップ半導体層となる。酸
化され易いＡｊｔＧａＡ８は含有しないので、狭バンド
・ギャップ半導体層が半導体積層体の表面側に存在する
ことにより装置の製造上の利点がある。

第１図で示したデバイスでは、表面がａａｈｔｈｓ（例
えばＧａａｔ　Ａ４１　Ａ　８　）であり、Ａｔの組成
が多いため、酸−化され易く、オーシック接触、ショッ
トキ接触等の際、不安定な酸化膜を介した接触となり、
電気特性が悪くなる。しかし、本発明のデバイスでは、
表面は安定なＧａＡ８であり、通常のＧ　ａ　Ａ　Ｉ半
導体プロセスがそのｉｔ利用できる。

更に重要なことは狭バンド・ギャップ半導体層（２）に
おいて電流が流れる経路は、ヘテロ接合側であり、電気
特性に悪影響を与える表面−位の多い表面を避けること
ができる。

又、通常のＧａＡＳ　−Ｉ　Ｃプロセスによす、抵抗及
びダイオードを表面に作製可能である。このことは本半
導体装置をＩＣ或いはＬＳＩの要素として構成するに極
めて重要な技術的事項である。

ＧａＡｓが表面であることは、２次元電子ガス゛と、ソ
ース、ドレイン電極間のコンタクトをとる上でＰ　　。

も有利である。ＧａＡＳ　　Ｚ＃８１をイオン打込等で
ドーピングした場合、液体窒素温度まで冷却しても、キ
ャリアの凍結によるキャリアの減少は数１０チであり、
２次元電子ガスとのコンタクトは、十分とれるが、””
　ａ　？　Ａ４１　Ａｌｌの場合には、キャリアの凍結
の影響が大きい。

本発明ノ如く、”　　Ｇ”＠４Ａｔ＠、３Ａ８層ではな
く、アンドープＱａへ８層にゲート電極をつける構造は
、ゲート作製上のプロセスの融度を大きくする。通常ゲ
ート電極を蒸着する前に、電極となる部分をエツチング
して、清浄な結晶面を出すことがなされるが、ｎ型半導
体層の場合には、空乏層ののびは不純物濃度が大きくな
るため、厚みに対し、非常に敏感であるが、本構造にお
いては、不純物濃度が極めて小さいため、エツチング深
さが不均一であっても、均一なしきい電圧が得られる。

前述の広バンド・ギャップ半導体層（３）の狭バンド・
ギャップ半導体層側近傍は実質的に不純物を含有しない
層とするのが好ましい。それは、不純物を含有しない狭
バンド・ギャップ半導体層で、イオン化不純物による散
乱をより低減せしむるためである。この層の厚みは５０
〜１００人程度が好適である。

又、前記狭バンド・ギヤジブ半導体層と前記制御電極の
間に前記狭バンド・ギャップ半導体層より広いバンド・
ギャップを有し、且不純物を実質的に含有しない半導体
層を有せしめてもよい。これにより、ショットキ電極の
耐圧特性を向上せしめ得る。

前記不純物を含有する広バンド・ギャップ半導体層にお
けるキャリア濃度が当該半導体装置の動作温度において
３００ｋにおけるキャリア濃度の少なくとも１７１００
以下となる如く設定するのが好ましい。電流はニーｃμ
・ｎの関係を有するもので、チャネルの（３ａＡｓと比
べ、Ｇ”ＡｔＡ３層を流れる電流は１／１０００Ｇ　と
なり、事実上無視し得る。

実施例１ 本発明の一実施例を第５図により説明する。

半絶縁性ＱＲＡ　Ｓ基板（面方向１００）を有機溶媒で
洗浄後、容積比３：１：１のＨｔ　Ｓ　０４　：　Ｈｔ
　Ｏｔ　：Ｈ，０溶液でエツチングし次いで水流する。

この処理の後ＧａＡ３基板（１）を分子線ビーム・エピ
タキシ（ＭＢＥ）装置中で真空度５ＸＩＱ”ｔｏｒｒ、
基板温度５７０Ｃで加熱し、表面の酸化膜を除去した。

砒素の分子線源は、ＭＢＥ装置中に導入され九アルシン
を、１０００Ｃで加熱分解し、Ａ８．のビームを、基板
に照射する。他の分子線源であるＱａ。

Ａｔ、及びｎ型ドーパントである３ｉは、ＭＢＥ装置中
のクヌーセン・セルから、分子線として基板に所定のプ
ログラムに従い照射する。基板温度を６３０Ｃに保持し
Ａｉ、を基板にあてたまま、Ｇ”ｓＡｔのセルのシャッ
タをあけ、”ａｖＡＡｍＡｓ層（２１）を１μ成長させ
、ついで、ＧａＸＡｔ及びＡｓの分子線ビーム量を同じ
にしたままでＢｔのセルのシャッタを開け、ｎ型”ｏ４
　ｋｌ６．Ｂ　Ａ８層（３）３００人を成長する。更に
Ｓｌのシャッタのみ閉じて、アンドープＧ”＋ｓ、ｖ　
Ａｔ６．＠　Ａｓ層（２２）　ｔ−５０人成長後、Ａｔ
のシャッタを閉じ、アンドープのＧａＡｓ層（２）を６
００人成長した。

得られた結晶をフォトリソグラフィプロセスでオーム性
電極の所のみ開口部を持つフォトマスクを作り、Ｂｔイ
オンを打込み、ｎ゛領域２２）を作る。打込電圧８０ｋ
ｅＶ、アニーリングヲ５ｏｏｃで１５分行なった。次い
で、オーム性電極（４，５）をＡｕ−Ｇｅ−Ｎｉ合金で
、制御用電極（６）トＬテＴｉ。

ｐｉ、　Ａｕの積層で形成した。結晶体の表面がＧＩＩ
ＡＳ層（２）でおり、酸化されやすいＡｔが表面に存在
しないため、通常の（３ｍＡｓ　−Ｆ　Ｅ　Ｔ製作プロ
セスをそのまま閉いることが出来る。

８０ｋに冷却した場合の素子電流−ゲート電圧依存性を
第６図に示す。図において２３，２４．・２５は、それ
ぞれゲート長０．３μｍ、Ｑ。５μｍ。

１μｍの素子を表わす。第７図に第１図に構造を示した
半導体装置における素子電流−ゲート電圧依存性を比較
例として示す。図中、１７．１８゜１９はゲート長が各
々１μｍ、Ｑ、５μｍ、Ｑ、３μｍの例を示している。

なお、第７図の特性を測定した半導体装置の仕様は次の
通りである。アンドープＧａＡ３層（２）の厚さは５０
０人、広バンド・ギャップ半導体層（３）は”ａｔ　ｋ
ｌ（４，＠　Ａｓで厚さＳＯＯ人である。本発明の半導
体装置は従来構造の場合の特性と比べ、ゲート長依存性
が少なく、残留電流が極めて小さくなっていることがわ
かる。

実施例２ 第８図に作製した半導体装置の断面図を示す。

ＩｎＦ基板（３１）上に、分子線エピタキシャル法＜Ｍ
ＢＥ法）で、アンドープ１ｎ、ＢＡｔｏ、ＧａＡｓ層（
３０）１＃ｍＸｆｌ型Ｉ”ａｓｔＡｔ４４．Ａｓ層（２
９）　５００人、アンドープＩ　ｎｏ、ｓ＊Ａｔｑａｓ
Ａ’層（２８）　５０人を成長し、次いでアンドープＩ
”ＬｓｍＧＪ’ｏ、４ｙＡＳ層（２６）６００人及びア
ンドープＩ”ａａ＊Ａｔｏ、４＠　Ａｓ層（２７）２０
０人を成長する。真空を破ることなく、ゲート電極Ａｔ
を蒸着後、ウェーハをＭＢＥ装置から取り出し、フォト
リングラフィ法で、ゲート部分をレジストで保護し、ド
ライプロセスでゲート部分のみ残して他の部分を層２６
が露出するまでエツチングする。しかる後、オーミック
電極３３゜３４の下にあたる部分に、Ｓｉイオンを加速
電圧１５０ｋＶで打込み、ｎ０領域３２を作る。８５０
Ｃでアニールを行なった。次いでＡｕ−Ｇｅ−Ｎｉ合金
を領域３２の上に蒸着し、オーミック電極３３゜３４を
作る。各電極をボンディングし、８０にの温度で素子を
動作させた。素子のキャリア移動度は、５　Ｘ　１０’
　ａｎ”／Ｖ８であり、ゲート長０，５μｍの時、トラ
ンスコンダクタンスは、２５００ｍ８／−という高い値
が得られた。

実施例３ 第５図を参照して説明する。

半絶縁性ＧａＡＳ基板（１）上にアンドープＧａＡｓ（
２１）を１μｍＭＢＥ法で成長させ、次いでＢｅをＰ型
ドーパントとしたＱａＡｓ層（３）を５００人成長し、
次いで、アンドープＧａＡ８層（２２）を４０人成長す
る。更に、アンドープＱｅ層（２）を３００人成長し、
ホールの走行するチャネルとする。更に、アンドープＧ
ａＡ３　（１００Ａ　）層（第５図には図示されず）を
介して、ゲート電極（６）を形成する。

ソース、ドレイン電極に関しては前述の例と同様でおる
。この素子は、実施例１，２とは、キャリアが、ホール
であることのみ異なった高速デバイスである。

以上の説明ではＧａＡＳ−ＧａＡｔＡＳおよびＩｎＡｔ
Ａ８−ＩｎＧａＡＳの例を具体的に説明したが、Ａ４Ｑ
ａ、、、Ａｓ　　ｋＬｘＧ”１−＋＋λｓ　（ｘ＞ｙ　
）、ＧａＡＳ−ＡｔＧＩＡ８Ｐ、ＩｎＰ−ＩｎＧＩＡＳ
Ｐ）ＩｎＰ−ＩｎＧａＡＳ％ＩｎＡｊ−ＧａＡｓＢｂ等
の材料を用いることも可能であることはいうまでもない
。

【図面の簡単な説明】

第１図は従来例を示す装置断面図、＃！２図、第５図、
第８図は本発明の実施例を示す半導体装置の断面図、第
３図は狭バンド・ギャップ半導体層と広バンド・ギャッ
プ半導体層とのへテロ接合部におけるバンド構造図、第
４図は本発明の半導体装置における電流通路を示すモデ
ル図、第６図は本発明の半導体装置におけるゲート電圧
−電流特性を示す図、第７図は従来構造における半導体
装置のゲート電圧−電流特性を示す図である。 １・・・半絶縁性基板、２・・・アンドープ狭バンド・
ギャップ半導体層、３・・・ドナー付活広バンド・ギャ
ップ半導体層、４・・・ソース電極、５・・・ドレイン
電極、６・・・制御用電極、７・・・キャリア、８・・
・ｎ０領域、９　・・・ｎ”　Ｇ”Ａ’　％　１０・・
・ｎ−ｅａＡｓ、　３　’　”’ｎ−ＧＩＡｔＡ８．１
１・・・伝導帯、１３・・・フェルミ準位、１４・・・
価電子帯、１５．１６・・・電流経路、２０・・・Ｈｊ
領域、２１・・・バッファ層、２２・・・遮断１）図 箔　Ｚ　図 第　３　　図 ％　４　　図 第　　６　　図 一ρ２　　ρθ　　σ２　０４ ケ゛−ト電五　（Ｌｌ”） −ｏ、４　−ρＺ　　　ｌ）、Ｏｏ２ ケ゛−Ｆ　囁ら、圧　（ｂ）ｔノ 第１頁の続き ０発　明　者　高橋進 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　中村追油 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

1. 【特許請求の範囲】 １、不純物を実質的に含有しない狭バンド・ギャップ半
   導体層とこれに接し不純物を含有する広バンド・ギャッ
   プ半導体層との一組の半導体層対と、前記狭バンド・ギ
   ャップ半導体層側に形成された制御用電極と、前記狭バ
   ンド・ギャップ半導体層の前記広バンド・ギャップ半導
   体層側界面近傍に生ずるキャリアに電気的に接する一対
   の電極とを少なくとも有することを特徴とする半導体装
   置。 ２　前記狭バンド・ギャップ半導体層が半導体層の積層
   体の表面側に、前記広バンド・ギャップ半導体層が半導
   体層の積層体の半導体基板側に位置することを特徴とす
   る特許請求の範囲第１緘載の半導体装置。　゛ ＆・特許請求の範囲第２項記載の半導体装置において、
   前記半導体基板と前記広バンド・ギャップ半導体層との
   間にバンド・ギャップが前記広バンド・ギャップ半導体
   層と同等又はそれより大きく、且不純物を実質的に含有
   しない半導体層を有することを特徴とする半導体装置。 ４、前記広バンド・ギャップ半導体層の前記狭バンド・
   ギャップ半導体層側近傍は不純物を実質的に含有しない
   層として形成されたことを特徴とする特許請求の範囲第
   １項〜第３項記載の半導体装置。 ５、特許請求の範囲第１項〜第４項記載の半導体装置に
   おいて、前記狭バンド・ギャップ半導体層と前記制御電
   極の間に前記狭バンド・ギャップ半導体層より広いバン
   ド・ギャップを有し、且不純物を実質的に含有しない半
   導体層を有することを特徴とする半導体装置。 ６、前記不純物を含有する広バンド・ギャップ半導体層
   におけるキャリア濃度が当該半導体装置の動作温度にお
   いて３００Ｋにおけるキャリア濃度の少なくとも１７１
   ００となる如く設定されたことを特徴とする特許請求の
   範囲第１項〜第５項記載の半導体装置。