JPH0666690B2 - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
- Publication number
- JPH0666690B2 JPH0666690B2 JP30461592A JP30461592A JPH0666690B2 JP H0666690 B2 JPH0666690 B2 JP H0666690B2 JP 30461592 A JP30461592 A JP 30461592A JP 30461592 A JP30461592 A JP 30461592A JP H0666690 B2 JPH0666690 B2 JP H0666690B2
- Authority
- JP
- Japan
- Prior art keywords
- dither
- digital
- analog
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、オーディオ信号等のア
ナログ信号をディザ（dither）信号の重畳（加算）及び
減算を伴ってディジタル信号に変換するためのアナログ
・ディジタル変換装置に関するものである。
ナログ信号をディザ（dither）信号の重畳（加算）及び
減算を伴ってディジタル信号に変換するためのアナログ
・ディジタル変換装置に関するものである。
【０００２】
【従来の技術】オーディオ信号のＰＣＭ記録再生におい
て、量子化雑音（量子化出力と入力標本値との差）が問
題になる。特に入力信号レベルが低く量子化ステップ数
が少ない場合には、量子化雑音は入力と強い相関を有
し、雑音というよりも入力信号の一種の歪み（高次高調
波）となる。また、たとえ入力信号レベルが高くとも、
極ゆっくり変化する信号に対しては、量子化ステップが
変化する毎に不快な雑音が発生する。また、Ａ／Ｄ変換
器自体の量子化ステップにもバラツキがあり、Ａ／Ｄ変
換時に非直線型歪を発生する。上述の如き問題を解決す
るために、ディザと呼ばれる白色性雑音を入力信号に加
えてＡ／Ｄ変換すること、又はディザを加算してＡ／Ｄ
変換し、しかる後ディザを減算することは既に知られて
いる。
て、量子化雑音（量子化出力と入力標本値との差）が問
題になる。特に入力信号レベルが低く量子化ステップ数
が少ない場合には、量子化雑音は入力と強い相関を有
し、雑音というよりも入力信号の一種の歪み（高次高調
波）となる。また、たとえ入力信号レベルが高くとも、
極ゆっくり変化する信号に対しては、量子化ステップが
変化する毎に不快な雑音が発生する。また、Ａ／Ｄ変換
器自体の量子化ステップにもバラツキがあり、Ａ／Ｄ変
換時に非直線型歪を発生する。上述の如き問題を解決す
るために、ディザと呼ばれる白色性雑音を入力信号に加
えてＡ／Ｄ変換すること、又はディザを加算してＡ／Ｄ
変換し、しかる後ディザを減算することは既に知られて
いる。
【０００３】
【発明が解決しようとする課題】ところで、Ａ／Ｄ変換
器の最大許容入力レベルを一定にして、アナログ信号に
ディザ信号を加算すれば、ディザ信号の分だけダイナミ
ックレンジが狭くなる。勿論、Ａ／Ｄ変換器の最大許容
入力レベルを高めれば、ダイナミックレンジを大きくす
ることができるが、必然的に装置がコスト高になる。こ
の種の問題を解決するために入力レベルが高くなった時
にアナログディザのレベルを下げること及びこのレベル
を急に下げないで積分回路を介して徐々に下げることが
例えば特開昭５７−２０２１２３号公報で知られてい
る。しかし、アナログディザを連続的又は多段階に変え
ることは公知でない。また、アナログディザを連続的又
は多段階に変えることには困難を伴う。
器の最大許容入力レベルを一定にして、アナログ信号に
ディザ信号を加算すれば、ディザ信号の分だけダイナミ
ックレンジが狭くなる。勿論、Ａ／Ｄ変換器の最大許容
入力レベルを高めれば、ダイナミックレンジを大きくす
ることができるが、必然的に装置がコスト高になる。こ
の種の問題を解決するために入力レベルが高くなった時
にアナログディザのレベルを下げること及びこのレベル
を急に下げないで積分回路を介して徐々に下げることが
例えば特開昭５７−２０２１２３号公報で知られてい
る。しかし、アナログディザを連続的又は多段階に変え
ることは公知でない。また、アナログディザを連続的又
は多段階に変えることには困難を伴う。
【０００４】そこで、本発明の目的は、アナログディザ
のレベルの連続的又は多段階調整を簡単且つ自動的に行
うことかできるアナログ・ディジタル変換装置を提供す
ることにある。
のレベルの連続的又は多段階調整を簡単且つ自動的に行
うことかできるアナログ・ディジタル変換装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、アナログ情報信号の入力ラインと、ディジ
タルディザを並列ビット形式で発生するディジタルディ
ザ発生器と、前記ディジタルディザ発生器から発生した
ディジタルディザをアナログディザに変換するためのデ
ィジタル・アナログ変換器と、前記ディジタルディザ発
生器と前記ディジタル・アナログ変換器との間の複数ビ
ットのディザ伝送ラインに接続された複数のスイッチ
と、前記入力ラインのアナログ情報信号と前記ディジタ
ル・アナログ変換器から出力されたアナログディザとを
加算する加算器と、前記加算器から得られたアナログデ
ィザ加算情報信号及び前記ディジタル・アナログ変換器
から得られたアナログディザとをディジタルディザ加算
情報信号とディジタルディザとに変換するアナログ・デ
ィジタル変換手段と、前記アナログ・ディジタル変換手
段から得られた前記ディジタルディザ加算情報信号から
前記ディジタルディザを減算する減算器と、前記複数の
スイッチの制御端子に接続された複数の出力端子を有
し、前記複数の出力端子はシフト動作が進むに従って前
記ディジタルディザ発生器から発生したディジタルディ
ザの上位ビットから順に伝送を阻止するように前記複数
のスイッチに関係づけられているシフトレジスタと、前
記シフトレジスタを駆動するためのクロック信号を供給
するクロック信号供給手段と、前記加算器の出力と基準
値とを比較し、前記加算器の出力が前記基準値よりも高
いことを示す比較出力で前記シフトレジスタに対する前
記クロック信号の供給を遮断するように前記クロック信
号供給手段を制御する比較器とを備えたアナログ・ディ
ジタル変換装置に係わるものである。なお、本発明と実
施例との対応関係を説明すると、アナログ・ディジタル
変換手段は、図１の２つのＡ／Ｄ変換器１１、１２又は
図２の１つのＡ／Ｄ変換器１１であり、クロック信号供
給手段はスイッチ５２を伴ったクロック信号ライン５１
である。
の本発明は、アナログ情報信号の入力ラインと、ディジ
タルディザを並列ビット形式で発生するディジタルディ
ザ発生器と、前記ディジタルディザ発生器から発生した
ディジタルディザをアナログディザに変換するためのデ
ィジタル・アナログ変換器と、前記ディジタルディザ発
生器と前記ディジタル・アナログ変換器との間の複数ビ
ットのディザ伝送ラインに接続された複数のスイッチ
と、前記入力ラインのアナログ情報信号と前記ディジタ
ル・アナログ変換器から出力されたアナログディザとを
加算する加算器と、前記加算器から得られたアナログデ
ィザ加算情報信号及び前記ディジタル・アナログ変換器
から得られたアナログディザとをディジタルディザ加算
情報信号とディジタルディザとに変換するアナログ・デ
ィジタル変換手段と、前記アナログ・ディジタル変換手
段から得られた前記ディジタルディザ加算情報信号から
前記ディジタルディザを減算する減算器と、前記複数の
スイッチの制御端子に接続された複数の出力端子を有
し、前記複数の出力端子はシフト動作が進むに従って前
記ディジタルディザ発生器から発生したディジタルディ
ザの上位ビットから順に伝送を阻止するように前記複数
のスイッチに関係づけられているシフトレジスタと、前
記シフトレジスタを駆動するためのクロック信号を供給
するクロック信号供給手段と、前記加算器の出力と基準
値とを比較し、前記加算器の出力が前記基準値よりも高
いことを示す比較出力で前記シフトレジスタに対する前
記クロック信号の供給を遮断するように前記クロック信
号供給手段を制御する比較器とを備えたアナログ・ディ
ジタル変換装置に係わるものである。なお、本発明と実
施例との対応関係を説明すると、アナログ・ディジタル
変換手段は、図１の２つのＡ／Ｄ変換器１１、１２又は
図２の１つのＡ／Ｄ変換器１１であり、クロック信号供
給手段はスイッチ５２を伴ったクロック信号ライン５１
である。
【０００６】
【作用及び効果】本発明ではアナログディザを可変抵抗
器等で制御するのではなく、ディジタルディザの複数ビ
ットの伝送ラインにスイッチを設け、これをシフトレジ
スタで制御するように構成したので、加算器の出力が過
大になることを簡単な構成で且つ自動的に防ぐことがで
きる。また、ディザのレベルをビット単位で多段階に補
正することができる。
器等で制御するのではなく、ディジタルディザの複数ビ
ットの伝送ラインにスイッチを設け、これをシフトレジ
スタで制御するように構成したので、加算器の出力が過
大になることを簡単な構成で且つ自動的に防ぐことがで
きる。また、ディザのレベルをビット単位で多段階に補
正することができる。
【０００７】
【第１の実施例】次に、本発明の第１の実施例を説明す
る。図１に示す実施例に係わるオーディオ信号に対応す
る情報アナログ信号をディジタル信号に変換する装置
は、例えば、０〜２０ｋＨｚ程度のオーディオ信号から
成る情報アナログ信号の入力ライン１を有し、これがサ
ンプルホールド回路１ａを介してアナログ加算器２に接
続されている。ディザ発生器３はディジタルディザ発生
器３ａと、Ｄ／Ａ変換器３ｂと、これ等の間に接続され
たディジタルディザのレベル制御回路９とから成る。デ
ィジタルディザ発生器３ａは、公知のＭ系列疑似ランダ
ムパルス発生回路から成る。ここから得られる１２ビッ
トのディジタルディザはＤ／Ａ変換器３ｂでアナログデ
ィザに変換される。レベル制御回路９は１２ビットのテ
ィザを並列伝送する１２本のラインに直列に接続された
１２のスイッチＳ1 〜Ｓ12から成り、アナログ情報信号
のレベルが高い時にディザ信号のレベルを低減させるよ
うに動作する。スイッチＳ1 〜Ｓ12の制御は後述する。
る。図１に示す実施例に係わるオーディオ信号に対応す
る情報アナログ信号をディジタル信号に変換する装置
は、例えば、０〜２０ｋＨｚ程度のオーディオ信号から
成る情報アナログ信号の入力ライン１を有し、これがサ
ンプルホールド回路１ａを介してアナログ加算器２に接
続されている。ディザ発生器３はディジタルディザ発生
器３ａと、Ｄ／Ａ変換器３ｂと、これ等の間に接続され
たディジタルディザのレベル制御回路９とから成る。デ
ィジタルディザ発生器３ａは、公知のＭ系列疑似ランダ
ムパルス発生回路から成る。ここから得られる１２ビッ
トのディジタルディザはＤ／Ａ変換器３ｂでアナログデ
ィザに変換される。レベル制御回路９は１２ビットのテ
ィザを並列伝送する１２本のラインに直列に接続された
１２のスイッチＳ1 〜Ｓ12から成り、アナログ情報信号
のレベルが高い時にディザ信号のレベルを低減させるよ
うに動作する。スイッチＳ1 〜Ｓ12の制御は後述する。
【０００８】ディザ発生器３の出力端子はアナログ加算
器２の入力端子に結合されている。従って、加算器２
は、アナログ情報信号と微小レベルのディザ信号とをア
ナログ加算した出力を送出する。
器２の入力端子に結合されている。従って、加算器２
は、アナログ情報信号と微小レベルのディザ信号とをア
ナログ加算した出力を送出する。
【０００９】１１は第１のＡ／Ｄ変換器であり、加算器
２の出力を１６ビットのディジタル信号に変換するもの
である。１２は第２のＡ／Ｄ変換器であり、ディザ発生
器３から得られるディザ信号をディジタル信号に変換
し、ディザ信号（白色性雑音）に対応するランダムなデ
ィジタル信号（ディザディジタル信号）を出力する。
２の出力を１６ビットのディジタル信号に変換するもの
である。１２は第２のＡ／Ｄ変換器であり、ディザ発生
器３から得られるディザ信号をディジタル信号に変換
し、ディザ信号（白色性雑音）に対応するランダムなデ
ィジタル信号（ディザディジタル信号）を出力する。
【００１０】１３はディジタル減算器であり、一方の入
力端子が第１のＡ／Ｄ変換器１１の出力端子に接続さ
れ、他方の入力端子が第２のＡ／Ｄ変換器１２の出力端
子に接続され、第１のＡ／Ｄ変換器１１から得られるデ
ィジタルディザ加算情報信号から第２のＡ／Ｄ変換器１
２から得られるディジタルディザ信号を減算し、出力ラ
イン１４にアナログ情報信号に対応したディジタル情報
信号を送出する。
力端子が第１のＡ／Ｄ変換器１１の出力端子に接続さ
れ、他方の入力端子が第２のＡ／Ｄ変換器１２の出力端
子に接続され、第１のＡ／Ｄ変換器１１から得られるデ
ィジタルディザ加算情報信号から第２のＡ／Ｄ変換器１
２から得られるディジタルディザ信号を減算し、出力ラ
イン１４にアナログ情報信号に対応したディジタル情報
信号を送出する。
【００１１】レベル制御回路９を制御するためのレベル
判定制御回路１０は加算器２の出力と基準電圧源４８の
出力とを比較する比較器４９と、シフトレジスタ５０
と、シフトレジスタ５０にクロック信号を供給するライ
ン５１に接続されたスイッチ５２と、シフトレジスタ５
０のリセット信号供給ライン５３とから成る。なお、基
準電圧源４８の電圧ＶR はＡ／Ｄ変換器１１の最大許容
入力レベルＶM に等しい。
判定制御回路１０は加算器２の出力と基準電圧源４８の
出力とを比較する比較器４９と、シフトレジスタ５０
と、シフトレジスタ５０にクロック信号を供給するライ
ン５１に接続されたスイッチ５２と、シフトレジスタ５
０のリセット信号供給ライン５３とから成る。なお、基
準電圧源４８の電圧ＶR はＡ／Ｄ変換器１１の最大許容
入力レベルＶM に等しい。
【００１２】シフトレジスタ５０は１２段の出力端子を
有し、各段の出力がスイッチＳ1 〜Ｓ12の制御端子に接
続されている。スイッチ５２はクロック信号を選択的に
シフトレジスタ５０に供給するためのものであり、加算
器２から得られるディザ加算情報信号が所定値ＶM を越
えたことを示す比較器４９の高レベル出力に応答してオ
ンになるように構成されている。ライン５３のリセット
信号は、入力ライン１に接続されたサンプルホールド回
路１ａの各サンプルホールドの開始又は終了に同期して
シフトレジスタをリセットするものである。なお、クロ
ック信号の周波数はサンプルホールド回路１ａのサンプ
リング周波数よりも十分に高い。
有し、各段の出力がスイッチＳ1 〜Ｓ12の制御端子に接
続されている。スイッチ５２はクロック信号を選択的に
シフトレジスタ５０に供給するためのものであり、加算
器２から得られるディザ加算情報信号が所定値ＶM を越
えたことを示す比較器４９の高レベル出力に応答してオ
ンになるように構成されている。ライン５３のリセット
信号は、入力ライン１に接続されたサンプルホールド回
路１ａの各サンプルホールドの開始又は終了に同期して
シフトレジスタをリセットするものである。なお、クロ
ック信号の周波数はサンプルホールド回路１ａのサンプ
リング周波数よりも十分に高い。
【００１３】次に、図１の回路の動作を説明する。ライ
ン１からはアナログ情報信号を入力させ、ディザ発生器
３からはアナログ情報信号よりも低いレベルのディザ信
号を出力させる。加算器２には、アナログ情報信号とデ
ィザ信号との両方が入力し、これ等の加算出力が得ら
れ、これがＡ／Ｄ変換器１１でディジタル信号に変換さ
れる。一方、ディザ信号は第２のＡ／Ｄ変換器１２でデ
ィジタル信号に変化され、白色性雑音に対応するランダ
ムのディジタルディザ信号となってディジタル減算器１
３に送られる。減算器１３においては、ディジタルディ
ザ加算情報信号からディジタルディザ信号が減算され、
実質的にディザを含まないディジタル情報信号が出力さ
れる。
ン１からはアナログ情報信号を入力させ、ディザ発生器
３からはアナログ情報信号よりも低いレベルのディザ信
号を出力させる。加算器２には、アナログ情報信号とデ
ィザ信号との両方が入力し、これ等の加算出力が得ら
れ、これがＡ／Ｄ変換器１１でディジタル信号に変換さ
れる。一方、ディザ信号は第２のＡ／Ｄ変換器１２でデ
ィジタル信号に変化され、白色性雑音に対応するランダ
ムのディジタルディザ信号となってディジタル減算器１
３に送られる。減算器１３においては、ディジタルディ
ザ加算情報信号からディジタルディザ信号が減算され、
実質的にディザを含まないディジタル情報信号が出力さ
れる。
【００１４】図１の装置において、入力アナログ情報信
号のレベルが低い時には、ディジタルディザ発生器３ａ
の出力がそのままＤ／Ａ変換器３ｂでアナログディザ信
号に変換される。即ち、入力アナログ情報信号のレベル
が低く、加算器２の出力が基準電圧源４８で与えられる
所定値ＶR ＝ＶM よりも低い時には、比較器４９の出力
が低レベルであり、スイッチ５２がオフに保たれ、シフ
トレジスタ５０が非動作となり、スイッチＳ1 〜Ｓ12は
いずれもオンに保持され、１２ビットのディザがＤ／Ａ
変換器３ｂに与えられる。
号のレベルが低い時には、ディジタルディザ発生器３ａ
の出力がそのままＤ／Ａ変換器３ｂでアナログディザ信
号に変換される。即ち、入力アナログ情報信号のレベル
が低く、加算器２の出力が基準電圧源４８で与えられる
所定値ＶR ＝ＶM よりも低い時には、比較器４９の出力
が低レベルであり、スイッチ５２がオフに保たれ、シフ
トレジスタ５０が非動作となり、スイッチＳ1 〜Ｓ12は
いずれもオンに保持され、１２ビットのディザがＤ／Ａ
変換器３ｂに与えられる。
【００１５】一方、入力アナログ情報信号のレベルが高
くなり、加算器２の出力が所定値ＶR ＝ＶM を越えるこ
とによって比較器４９の出力が低レベルから高レベルに
転換すると、スイッチ５２がオンになり、シフトレジス
タ５０はクロック信号を入力データとして受け入れると
共に、クロック信号をシフトパルスとして使用し、シフ
トレジスタ５０の出力端子が第１段から第１２段に向か
って順次に高レベルになる。スイッチＳ1 〜Ｓ12はこれ
に応答して順次にオフになる。もし、入力アナログ情報
信号のレベルがさほど高くなければ、１２のスイッチＳ
1 〜Ｓ12の全部がオフになる前に、加算器２の出力が所
定値ＶR ＝ＶM よりも低くなり、比較器４９の出力が低
レベルに戻る。このため、比較器４９の出力が低レベル
に戻った時点でスイッチ５２がオフになり、シフトレジ
スタ５０のシフト動作が停止し、停止前の状態を保持す
る。このため、加算器２の出力が最大許容入力ＶM をオ
ーバーしないようにレベル制限されたアナログディザ信
号が加算器２に自動的に供給されることになる。なお、
１サンプリング期間の一部で加算器２の出力がＶMより
も高くなっても、直ぐにＶM よりも低くなるので、適正
なＡ／Ｄ変換出力を得ることができる。
くなり、加算器２の出力が所定値ＶR ＝ＶM を越えるこ
とによって比較器４９の出力が低レベルから高レベルに
転換すると、スイッチ５２がオンになり、シフトレジス
タ５０はクロック信号を入力データとして受け入れると
共に、クロック信号をシフトパルスとして使用し、シフ
トレジスタ５０の出力端子が第１段から第１２段に向か
って順次に高レベルになる。スイッチＳ1 〜Ｓ12はこれ
に応答して順次にオフになる。もし、入力アナログ情報
信号のレベルがさほど高くなければ、１２のスイッチＳ
1 〜Ｓ12の全部がオフになる前に、加算器２の出力が所
定値ＶR ＝ＶM よりも低くなり、比較器４９の出力が低
レベルに戻る。このため、比較器４９の出力が低レベル
に戻った時点でスイッチ５２がオフになり、シフトレジ
スタ５０のシフト動作が停止し、停止前の状態を保持す
る。このため、加算器２の出力が最大許容入力ＶM をオ
ーバーしないようにレベル制限されたアナログディザ信
号が加算器２に自動的に供給されることになる。なお、
１サンプリング期間の一部で加算器２の出力がＶMより
も高くなっても、直ぐにＶM よりも低くなるので、適正
なＡ／Ｄ変換出力を得ることができる。
【００１６】
【第２の実施例】次に、図２に示す第２の実施例のＡ／
Ｄ変換装置について説明する。但し、図１と共通する部
分には同一の符号を付してその説明を省略する。この装
置においても、図１の装置と同様に情報アナログ信号入
力ライン１、ディザ発生器３、加算器２、アナログ情報
信号レベル判定回路１０、１６ビットのＡ／Ｄ変換器１
１、減算器１３が設けられている。しかし、図１におけ
る第２のＡ／Ｄ変換器１２が省かれている。この代り、
Ａ／Ｄ変換器１１を時分割で使用し、ディザ加算情報信
号とディザ信号との両方を同一のＡ／Ｄ変換器１１でデ
ィジタル信号に変換するように構成されている。時分割
制御を行うために、図２の装置は、ゲート回路１５、メ
モリ１６、サンプリングゲート回路１７を有する。な
お、図示されていないが、情報信号及びディザ信号のサ
ンプルホールド回路、時分割多重制御を行うための制御
回路も勿論設けられている。
Ｄ変換装置について説明する。但し、図１と共通する部
分には同一の符号を付してその説明を省略する。この装
置においても、図１の装置と同様に情報アナログ信号入
力ライン１、ディザ発生器３、加算器２、アナログ情報
信号レベル判定回路１０、１６ビットのＡ／Ｄ変換器１
１、減算器１３が設けられている。しかし、図１におけ
る第２のＡ／Ｄ変換器１２が省かれている。この代り、
Ａ／Ｄ変換器１１を時分割で使用し、ディザ加算情報信
号とディザ信号との両方を同一のＡ／Ｄ変換器１１でデ
ィジタル信号に変換するように構成されている。時分割
制御を行うために、図２の装置は、ゲート回路１５、メ
モリ１６、サンプリングゲート回路１７を有する。な
お、図示されていないが、情報信号及びディザ信号のサ
ンプルホールド回路、時分割多重制御を行うための制御
回路も勿論設けられている。
【００１７】この図２の方式では、ゲート１５で情報信
号が遮断されている時には、ディザ信号のみが加算器２
の入力となり、そのまま出力される。一方、ゲート１５
が開いている時には、情報信号とディザ信号との両方が
加算器２の入力となり、加算出力が得られる。これによ
り、Ａ／Ｄ変換器１１は、ディザ加算情報信号とディザ
信号とを時分割でＡ／Ｄ変換する。
号が遮断されている時には、ディザ信号のみが加算器２
の入力となり、そのまま出力される。一方、ゲート１５
が開いている時には、情報信号とディザ信号との両方が
加算器２の入力となり、加算出力が得られる。これによ
り、Ａ／Ｄ変換器１１は、ディザ加算情報信号とディザ
信号とを時分割でＡ／Ｄ変換する。
【００１８】メモリ１６はディジタルディザ信号を一時
記憶し、ディジタルディザ加算情報信号が減算器１３に
入力する期間に同期してディザ信号を出力する。サンプ
リングゲート１７は、情報信号のみを抽出する。なお、
判定回路１０及びディザ発生器３は図１と同一に構成さ
れ、同一動作する。
記憶し、ディジタルディザ加算情報信号が減算器１３に
入力する期間に同期してディザ信号を出力する。サンプ
リングゲート１７は、情報信号のみを抽出する。なお、
判定回路１０及びディザ発生器３は図１と同一に構成さ
れ、同一動作する。
【００１９】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 加算器２の出力側に時分割多重信号形成回路を
設けてもよい。 （２） メモリ１６にディザ加算情報信号を書き込むよ
うにしてもよい。 （３） 減算器１３に必要なディザ加算情報信号とディ
ザ信号のみを入力させるゲート回路を設けてもよい。
く、例えば次の変形が可能なものである。 （１） 加算器２の出力側に時分割多重信号形成回路を
設けてもよい。 （２） メモリ１６にディザ加算情報信号を書き込むよ
うにしてもよい。 （３） 減算器１３に必要なディザ加算情報信号とディ
ザ信号のみを入力させるゲート回路を設けてもよい。
【図１】本発明の第１の実施例に係わるＡ／Ｄ変換装置
を示すブロック図である。
を示すブロック図である。
【図２】第２の実施例のＡ／Ｄ変換装置を示すブロック
図である。
図である。
１ 入力ライン ２ 加算器 ３ ディザ発生器 ９ レベル制御回路 １０ アナログ情報信号レベル判定回路 １１ Ａ／Ｄ変換器
Claims (1)
- 【請求項１】 アナログ情報信号の入力ラインと、 ディジタルディザを並列ビット形式で発生するディジタ
ルディザ発生器と、 前記ディジタルディザ発生器から発生したディジタルデ
ィザをアナログディザに変換するためのディジタル・ア
ナログ変換器と、 前記ディジタルディザ発生器と前記ディジタル・アナロ
グ変換器との間の複数ビットのディザ伝送ラインに接続
された複数のスイッチと、 前記入力ラインのアナログ情報信号と前記ディジタル・
アナログ変換器から出力されたアナログディザとを加算
する加算器と、 前記加算器から得られたアナログディザ加算情報信号及
び前記ディジタル・アナログ変換器から得られたアナロ
グディザとをディジタルディザ加算情報信号とディジタ
ルディザとに変換するアナログ・ディジタル変換手段
と、 前記アナログ・ディジタル変換手段から得られた前記デ
ィジタルディザ加算情報信号から前記ディジタルディザ
を減算する減算器と、 前記複数のスイッチの制御端子に接続された複数の出力
端子を有し、前記複数の出力端子はシフト動作が進むに
従って前記ディジタルディザ発生器から発生したディジ
タルディザの上位ビットから順に伝送を阻止するように
前記複数のスイッチに関係づけられているシフトレジス
タと、 前記シフトレジスタを駆動するためのクロック信号を供
給するクロック信号供給手段と、 前記加算器の出力と基準値とを比較し、前記加算器の出
力が前記基準値よりも高いことを示す比較出力で前記シ
フトレジスタに対する前記クロック信号の供給を遮断す
るように前記クロック信号供給手段を制御する比較器と
を備えたアナログ・ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30461592A JPH0666690B2 (ja) | 1992-10-16 | 1992-10-16 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30461592A JPH0666690B2 (ja) | 1992-10-16 | 1992-10-16 | アナログ・デイジタル変換装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21198686A Division JPS6367824A (ja) | 1986-09-09 | 1986-09-09 | アナログ・ディジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347560A JPH05347560A (ja) | 1993-12-27 |
| JPH0666690B2 true JPH0666690B2 (ja) | 1994-08-24 |
Family
ID=17935151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30461592A Expired - Fee Related JPH0666690B2 (ja) | 1992-10-16 | 1992-10-16 | アナログ・デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666690B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115207754B (zh) * | 2022-06-30 | 2025-07-18 | 昂纳科技(深圳)集团股份有限公司 | 激光产生电路及掺铒光纤放大器 |
-
1992
- 1992-10-16 JP JP30461592A patent/JPH0666690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347560A (ja) | 1993-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4751496A (en) | Wide dynamic range analog to digital conversion method and system | |
| JP2573850B2 (ja) | アナログ−デイジタル変換装置 | |
| US4857927A (en) | Dither circuit having dither level changing function | |
| RU2159505C2 (ru) | Устройство и способ преобразования аналогового сигнала в цифровую форму, устройство и способ преобразования множества двоично-кодированных числовых отсчетов сигнала в аналоговый сигнал | |
| US4864305A (en) | D/A converter | |
| US4845498A (en) | Wide dynamic range digital to analog conversion method and systems | |
| JPH0666690B2 (ja) | アナログ・デイジタル変換装置 | |
| US5999114A (en) | Dithered digital gain scalar/summer | |
| JPH0581091B2 (ja) | ||
| KR0183767B1 (ko) | 디지탈 데이타 레벨 조정 회로 | |
| JPH0738591B2 (ja) | デイジタル―アナログ変換装置 | |
| GB2215543A (en) | Digital to analog converter | |
| JP2616241B2 (ja) | アナログ−ディジタル変換装置 | |
| JPH09270708A (ja) | ディジタル／アナログ変換器及び音声制御装置 | |
| JPH0810829B2 (ja) | デイジタル―アナログ変換装置 | |
| JPH0813003B2 (ja) | アナログ―デイジタル変換装置 | |
| JPH0821858B2 (ja) | ディジタル・アナログ変換装置 | |
| JPH0810827B2 (ja) | ディジタル―アナログ変換装置 | |
| JPS62183627A (ja) | デジタルデ−タの処理方式 | |
| KR910003571Y1 (ko) | 디지탈 오디오 테이프 레코오더의 디지탈-아날로그 변환기를 이용한 아날로그-디지탈 변환회로 | |
| JPH0644711B2 (ja) | アナログ−デイジタル変換装置 | |
| KR970004530A (ko) | 전화기의 대기키 자동 해제 장치 및 그 방법 | |
| JPH0810828B2 (ja) | ディジタル―アナログ変換装置 | |
| KR100699374B1 (ko) | 키폰 시스템에서의 ｐｃｍ 합산 장치 | |
| KR970060676A (ko) | 디지탈 음향기기의 음정 조절회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |