JPH0810828B2 - ディジタル―アナログ変換装置 - Google Patents
ディジタル―アナログ変換装置Info
- Publication number
- JPH0810828B2 JPH0810828B2 JP61043556A JP4355686A JPH0810828B2 JP H0810828 B2 JPH0810828 B2 JP H0810828B2 JP 61043556 A JP61043556 A JP 61043556A JP 4355686 A JP4355686 A JP 4355686A JP H0810828 B2 JPH0810828 B2 JP H0810828B2
- Authority
- JP
- Japan
- Prior art keywords
- dither
- circuit
- digital
- output
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 58
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 238000005070 sampling Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 238000013139 quantization Methods 0.000 description 4
- 101100129500 Caenorhabditis elegans max-2 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーデイオ信号等のアナログ信号に対応す
るデイジタル情報信号を、デイザ（dither）の加算、又
はデイザの加算と演算を伴なつてアナログ信号に変換す
るためのデイジタル−アナログ（D/A）変換装置に関す
るものである。
るデイジタル情報信号を、デイザ（dither）の加算、又
はデイザの加算と演算を伴なつてアナログ信号に変換す
るためのデイジタル−アナログ（D/A）変換装置に関す
るものである。
オーデイオ信号のPCM記録及び再生において、量子化
雑音（量子化出力と入力標本値との差）が問題になる。
特に入力信号レベルが低く量子化ステツプ数が少ない場
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一種の歪（高次高調波）となる。ま
た、たとえ入力信号レベルが高くとも、極くゆつくり変
化する信号に対しては、量子化ステツプが変化する毎に
不快な雑音が発生する。上述の如き問題を解決するため
に、A/D変換時に、デイザと呼ばれる白色性雑音をアナ
ログ入力信号に加えてデイジタル信号に変換すること、
又はデイザをアナログ入力信号に加算し、デイジタル信
号に変換した後に、ここからデイザに対応するデイジタ
ルデイザ信号を減算すること、又はD/A変換時におい
て、デイジタル信号にデイジタルデイザ信号を加算して
D/A変換すること、又はこのD/A変換後にデイジタルデイ
ザ信号に対応するアナログデイザ信号をD/A変換出力か
ら減算することは既に知られている。
雑音（量子化出力と入力標本値との差）が問題になる。
特に入力信号レベルが低く量子化ステツプ数が少ない場
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一種の歪（高次高調波）となる。ま
た、たとえ入力信号レベルが高くとも、極くゆつくり変
化する信号に対しては、量子化ステツプが変化する毎に
不快な雑音が発生する。上述の如き問題を解決するため
に、A/D変換時に、デイザと呼ばれる白色性雑音をアナ
ログ入力信号に加えてデイジタル信号に変換すること、
又はデイザをアナログ入力信号に加算し、デイジタル信
号に変換した後に、ここからデイザに対応するデイジタ
ルデイザ信号を減算すること、又はD/A変換時におい
て、デイジタル信号にデイジタルデイザ信号を加算して
D/A変換すること、又はこのD/A変換後にデイジタルデイ
ザ信号に対応するアナログデイザ信号をD/A変換出力か
ら減算することは既に知られている。
ところで、デイジタル情報信号（データ）にデイジタ
ルデイザを加算すると、この加算値がD/A変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
＋デイザ信号の最大桁に適合する加算器及びD/A変換器
を用意すれば、問題が生じないが、加算器及びA/D変換
器のコストが高くなる。一方、加算器及びD/A変換器の
入力ビツト数（入力最大桁）を一定値（例えば16ビツ
ト）に制限すれば、データのレベルをデイザ加算時に加
算器がオーバーフローしない範囲に制限しなければなら
ず、必然的にD/A変換のダイナミツクレンジが狭くな
る。
ルデイザを加算すると、この加算値がD/A変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
＋デイザ信号の最大桁に適合する加算器及びD/A変換器
を用意すれば、問題が生じないが、加算器及びA/D変換
器のコストが高くなる。一方、加算器及びD/A変換器の
入力ビツト数（入力最大桁）を一定値（例えば16ビツ
ト）に制限すれば、データのレベルをデイザ加算時に加
算器がオーバーフローしない範囲に制限しなければなら
ず、必然的にD/A変換のダイナミツクレンジが狭くな
る。
上述の如き問題を解決するために、本件出願人は、特
願昭60−150566号で入力データのレベルが高い時にデイ
ザの加算を停止する方法を提案した。この方法によれ
ば、データとデイザとの加算値が所定ビツト数以上にな
ることが阻止される。しかし、阻止している期間にデイ
ザ加算及び減算の効果を得ることができない。
願昭60−150566号で入力データのレベルが高い時にデイ
ザの加算を停止する方法を提案した。この方法によれ
ば、データとデイザとの加算値が所定ビツト数以上にな
ることが阻止される。しかし、阻止している期間にデイ
ザ加算及び減算の効果を得ることができない。
そこで、本発明の目的は、デイジタル情報信号のレベ
ルが高い時にもデイザ加算及び減算の効果を得ることが
できるデイジタル−アナログ変換装置を提供することに
ある。
ルが高い時にもデイザ加算及び減算の効果を得ることが
できるデイジタル−アナログ変換装置を提供することに
ある。
上記目的を達成するための本願発明は、Ｎビット（但
し、Ｎは３以上の整数）を有する２の補数のコードのデ
ィジタル情報信号を入力させるための入力回路と、Ｎビ
ットを有するが、その下位Ｍビット（但しＭはＮ＞Ｍ＞
２を満足する整数）をダイナミックレンジとし、その上
位Ｎ−Ｍビットを論理“0"としたディジタルデイザを発
生するディジタルデイザ発生手段と、前記ディジタルデ
イザ発生手段に接続されており、前記ディジタルデイザ
の２の補数を発生する２の補数回路と、前記入力回路か
ら導出されているＮビットに対応したＮ本のディジタル
情報信号ラインの内の最上位のビットの信号ラインに接
続されたNOT回路と、前記NOT回路の出力端子と前記Ｎビ
ットのディジタル情報信号ラインの内の前記最上位のビ
ットの信号ラインを除いた所定数の上位ビットの信号ラ
インとに接続され、前記入力回路の前記ディジタル情報
信号が所定レベル以上か否かを示す出力を発生する論理
積回路と、前記ディジタルデイザ発生手段と前記２の補
数回路と前記論理積回路とに接続されており、前記論理
積回路から得られた前記所定レベル以上で無いことを示
す出力に応答して前記デイザ発生手段の前記ディジタル
デイザを選択して出力し、前記論理積回路から得られた
前記所定レベル以上であることを示す出力に応答して前
記２の補数回路の前記２の補数を選択して出力するデイ
ザ切換回路と、前記入力回路と前記デイザ切換回路とに
接続されており、前記入力回路の前記ディジタル情報信
号に前記デイザ切換回路の出力を加算する加算器と、前
記加算器と前記デイザ切換回路とに接続されており、前
記加算器の出力及び前記デイザ切換回路の出力をアナロ
グ信号に変換するディジタル−アナログ変換手段と、前
記ディジタル−アナログ変換手段に接続されており、前
記加算器の出力に対応するデイザ加算情報アナログ信号
から前記デイザ切換回路の出力に対応するデイザアナロ
グ信号を減算する減算手段とから成るディジタル−アナ
ログ変換装置に係わるものである。
し、Ｎは３以上の整数）を有する２の補数のコードのデ
ィジタル情報信号を入力させるための入力回路と、Ｎビ
ットを有するが、その下位Ｍビット（但しＭはＮ＞Ｍ＞
２を満足する整数）をダイナミックレンジとし、その上
位Ｎ−Ｍビットを論理“0"としたディジタルデイザを発
生するディジタルデイザ発生手段と、前記ディジタルデ
イザ発生手段に接続されており、前記ディジタルデイザ
の２の補数を発生する２の補数回路と、前記入力回路か
ら導出されているＮビットに対応したＮ本のディジタル
情報信号ラインの内の最上位のビットの信号ラインに接
続されたNOT回路と、前記NOT回路の出力端子と前記Ｎビ
ットのディジタル情報信号ラインの内の前記最上位のビ
ットの信号ラインを除いた所定数の上位ビットの信号ラ
インとに接続され、前記入力回路の前記ディジタル情報
信号が所定レベル以上か否かを示す出力を発生する論理
積回路と、前記ディジタルデイザ発生手段と前記２の補
数回路と前記論理積回路とに接続されており、前記論理
積回路から得られた前記所定レベル以上で無いことを示
す出力に応答して前記デイザ発生手段の前記ディジタル
デイザを選択して出力し、前記論理積回路から得られた
前記所定レベル以上であることを示す出力に応答して前
記２の補数回路の前記２の補数を選択して出力するデイ
ザ切換回路と、前記入力回路と前記デイザ切換回路とに
接続されており、前記入力回路の前記ディジタル情報信
号に前記デイザ切換回路の出力を加算する加算器と、前
記加算器と前記デイザ切換回路とに接続されており、前
記加算器の出力及び前記デイザ切換回路の出力をアナロ
グ信号に変換するディジタル−アナログ変換手段と、前
記ディジタル−アナログ変換手段に接続されており、前
記加算器の出力に対応するデイザ加算情報アナログ信号
から前記デイザ切換回路の出力に対応するデイザアナロ
グ信号を減算する減算手段とから成るディジタル−アナ
ログ変換装置に係わるものである。
なお、本発明におけるオフセツト・バイナリ・コード
（offset binary code）及び２の補数コード（２′s co
mplement code）と10進法で示す信号レベルとの関係を
４ビツトのデータで示すと次の通りである。
（offset binary code）及び２の補数コード（２′s co
mplement code）と10進法で示す信号レベルとの関係を
４ビツトのデータで示すと次の通りである。
実施例における16ビツトの２の補数コードも上記の４
ビツトのコードと同様に決定される。また、デイジタル
デイザの２の補数とは、デイジタルデイザの各ヒツトを
反転し、これに１を加算した数である。
ビツトのコードと同様に決定される。また、デイジタル
デイザの２の補数とは、デイジタルデイザの各ヒツトを
反転し、これに１を加算した数である。
上記発明では、デイジタル情報信号のレベルが高い時
には、デイジタルデイザの２の補数が加算される。この
結果、デイジタル情報信号からデイジタルデイザを減算
したと等価な加算信号を得ることができ、デイジタル情
報信号に対応するアナログ信号を復元させることができ
る。またデイザ加算及び減算の効果を入力デイジタル情
報信号の高いレベル範囲まで得ることが可能になる。
には、デイジタルデイザの２の補数が加算される。この
結果、デイジタル情報信号からデイジタルデイザを減算
したと等価な加算信号を得ることができ、デイジタル情
報信号に対応するアナログ信号を復元させることができ
る。またデイザ加算及び減算の効果を入力デイジタル情
報信号の高いレベル範囲まで得ることが可能になる。
〔第１の実施例〕 次に、本発明の第１の実施例を説明する。
第１図に示す第１の実施例に係わるデイジタル化され
たオーデイオ信号をアナログ信号に変換する装置は、１
ワード16ビツトの２の補数コードのデイジタル情報信号
（以下データと呼ぶ）を並列形式で入力させるための入
力回路（１）を有し、これがデイジタル加算器（２）に
接続されている。この入力回路（１）からは、例えば、
88.2kHzのサンプリング繰返し周波数データが入力す
る。
たオーデイオ信号をアナログ信号に変換する装置は、１
ワード16ビツトの２の補数コードのデイジタル情報信号
（以下データと呼ぶ）を並列形式で入力させるための入
力回路（１）を有し、これがデイジタル加算器（２）に
接続されている。この入力回路（１）からは、例えば、
88.2kHzのサンプリング繰返し周波数データが入力す
る。
（３）はデイジタルデイザ発生器であり、実質的にラ
ンダムに12ビツトのオフセツト・バイナリ・コードのデ
イジタル信号をデータと同一の88.2kHzのサンプリング
周波数で発生する回路である。このデイザ発生器（３）
は、Ｍ系列（Maximal−length Pules Sequences）擬似
ランダムパルス発生回路から成り、アナログの白色性雑
音をデイジタル信号に変換したものと実質的に同じであ
り、データに同期して送出される。
ンダムに12ビツトのオフセツト・バイナリ・コードのデ
イジタル信号をデータと同一の88.2kHzのサンプリング
周波数で発生する回路である。このデイザ発生器（３）
は、Ｍ系列（Maximal−length Pules Sequences）擬似
ランダムパルス発生回路から成り、アナログの白色性雑
音をデイジタル信号に変換したものと実質的に同じであ
り、データに同期して送出される。
デイザ発生器（３）に接続された４ビツト付加回路
（3a）は、12ビツトのデイジタルデイザのMSB（the Mos
t Significant Bit）の上に論理“0"の内容の４ビツト
を付加し、16ビツトのデイザを出力するものである。こ
のデイジタルデイザは２の補数コードの正のレベルのデ
ータに対応している。
（3a）は、12ビツトのデイジタルデイザのMSB（the Mos
t Significant Bit）の上に論理“0"の内容の４ビツト
を付加し、16ビツトのデイザを出力するものである。こ
のデイジタルデイザは２の補数コードの正のレベルのデ
ータに対応している。
４ビツト付加回路（3a）に接続された２の補数回路
（3b）は、16ビツトのデイザの２の補数を出力するもの
である。この入力は２の補数コードで正のレベルのデー
タであるので、この出力は２の補数コードの負のレベル
のデータに対応する。
（3b）は、16ビツトのデイザの２の補数を出力するもの
である。この入力は２の補数コードで正のレベルのデー
タであるので、この出力は２の補数コードの負のレベル
のデータに対応する。
４ビツト付加回路（3a）と２の負数回路（3b）とに接
続されたデイザ切換回路（４）は、マルチプレクサ（mu
ltiplexer）から成り、デイザとその２の補数とのいず
れか一方を選択するものである。
続されたデイザ切換回路（４）は、マルチプレクサ（mu
ltiplexer）から成り、デイザとその２の補数とのいず
れか一方を選択するものである。
16ビツトデータ入力回路（１）に接続されたデータレ
ベル判定回路（５）は、16ビツトのデータと12ビツトの
デイザとの加算値が不適正になる可能性の有無を判定
し、不適正の可能性が無い時には４ビツト付加回路（3
a）の出力デイザを選択し、不適正の可能性の有る時に
は２の補数回路（3b）の出力を選択するように切換回路
（４）を制御する。
ベル判定回路（５）は、16ビツトのデータと12ビツトの
デイザとの加算値が不適正になる可能性の有無を判定
し、不適正の可能性が無い時には４ビツト付加回路（3
a）の出力デイザを選択し、不適正の可能性の有る時に
は２の補数回路（3b）の出力を選択するように切換回路
（４）を制御する。
16ビツトのデータ入力回路（１）とデイザ切換回路
（４）とに接続された加算器（２）は、並列入力される
16ビツトのデータＸと並列入力される12ビツトのデイザ
Ｙ（又はこの２の補数）とをビツト単位で加算し、Ｘ＋
Ｙの16ビツトの加算信号を出力するものである。
（４）とに接続された加算器（２）は、並列入力される
16ビツトのデータＸと並列入力される12ビツトのデイザ
Ｙ（又はこの２の補数）とをビツト単位で加算し、Ｘ＋
Ｙの16ビツトの加算信号を出力するものである。
加算器（２）とデイザ切換回路（４）とに接続された
多重化回路（６）はマルチプレクサから成り、16ビツト
の加算器（２）から得られるデータ＋デイザ信号（Ｘ＋
Ｙ）とデイザ切換回路（４）から得られるデイザ（Ｙ）
とを時分割多重配置するものである。なお、この多重化
回路（６）において左右チヤネルの分離も行われる。
多重化回路（６）はマルチプレクサから成り、16ビツト
の加算器（２）から得られるデータ＋デイザ信号（Ｘ＋
Ｙ）とデイザ切換回路（４）から得られるデイザ（Ｙ）
とを時分割多重配置するものである。なお、この多重化
回路（６）において左右チヤネルの分離も行われる。
多重化回路（６）の出力に接続されたD/A変換器
（７）は、16ビツトの入力端子を有し、データ＋デイザ
信号（Ｘ＋Ｙ）及びデイザ（Ｙ）とを夫々D/A変換し
て、アナログのデータ＋デイザ信号（Ｘ′×Ｙ′）とア
ナログデイザ（Ｙ′）と時分割多重信号を出力するもの
である。なお、このD/A変換器（７）は、多重化回路
（６）から出力される２の補数コードのデータをオフセ
ツト・バイナリ・コードに変換する回路（MSBを反転す
るNOT回路）と、オフセツト・バイナリ・コードのデー
タをアナログに変換するように構成されたバーブラウン
社のICであるPCM53JP−Ｖとから成り、正及び負のレベ
ルの出力を発生する。
（７）は、16ビツトの入力端子を有し、データ＋デイザ
信号（Ｘ＋Ｙ）及びデイザ（Ｙ）とを夫々D/A変換し
て、アナログのデータ＋デイザ信号（Ｘ′×Ｙ′）とア
ナログデイザ（Ｙ′）と時分割多重信号を出力するもの
である。なお、このD/A変換器（７）は、多重化回路
（６）から出力される２の補数コードのデータをオフセ
ツト・バイナリ・コードに変換する回路（MSBを反転す
るNOT回路）と、オフセツト・バイナリ・コードのデー
タをアナログに変換するように構成されたバーブラウン
社のICであるPCM53JP−Ｖとから成り、正及び負のレベ
ルの出力を発生する。
D/A変換器（７）の出力端子に接続されたサンプルホ
ールド回路（８）は、D/A変換器（７）から出力される
データ＋デイザ信号（Ｘ′＋Ｙ′）とデイザ（Ｙ′）と
の多重信号からアナログデイザ（Ｙ′）をサンプリング
し、これをホールドする回路である。
ールド回路（８）は、D/A変換器（７）から出力される
データ＋デイザ信号（Ｘ′＋Ｙ′）とデイザ（Ｙ′）と
の多重信号からアナログデイザ（Ｙ′）をサンプリング
し、これをホールドする回路である。
減算回路（９）の一方の入力端子はD/A変換器（７）
の出力に接続され、他方の入力端子はサンプルホールド
回路（８）の出力に接続されているので、この減算回路
（９）は、D/A変換器（７）から時分割多重形式で出力
されるアナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）及
びアナログのデイザ（Ｙ′）から、サンプルホールド回
路（８）の出力アナログデイザ（Ｙ′）をアナログ減算
する。
の出力に接続され、他方の入力端子はサンプルホールド
回路（８）の出力に接続されているので、この減算回路
（９）は、D/A変換器（７）から時分割多重形式で出力
されるアナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）及
びアナログのデイザ（Ｙ′）から、サンプルホールド回
路（８）の出力アナログデイザ（Ｙ′）をアナログ減算
する。
減算回路（９）の出力に接続されたサンプリングゲー
ト回路（10）は、減算回路（９）の出力からアナログの
データ（Ｘ′）を抽出するものである。
ト回路（10）は、減算回路（９）の出力からアナログの
データ（Ｘ′）を抽出するものである。
サンプリングゲート回路（10）の出力に接続されたロ
ーパスフイルタ（19）は、サンプリングゲート回路（1
0）から得られる間欠的アナログ情報信号の間欠部を補
間し、完全なアナログデータを出力端子（12）に送出す
る。
ーパスフイルタ（19）は、サンプリングゲート回路（1
0）から得られる間欠的アナログ情報信号の間欠部を補
間し、完全なアナログデータを出力端子（12）に送出す
る。
〔第２図の説明〕 第２図は第１図の２の補数回路（3b）、データレベル
判定回路（５）及びデイザ切換回路（４）を詳しく示
す。データ入力回路（１）から導出されたラインa1〜a
16は、16ビツトの２の補数コードのMSBからLSBまでの16
ビツトに対応するものであり、加算器（２）に接続され
ていると共に、上位４ビツトのラインa1〜a4がデータレ
ベル判定回路（５）に接続されている。データレベル判
定回路（５）は、MSBラインa1に接続されたNOT回路（1
3）と、この出力と2SBラインa2とに接続されたANDゲー
ト（14）と、3SBラインa3と4SBラインa4とに接続された
ANDゲート（15）と、前段の２つのANDゲート（14）（1
5）に接続されたANDゲート（16）から成る。ところで、
２の補数コードは、前述した如くオフセツト・バイナリ
・コードのデータのMSBを反転したものであるので、オ
フセツト・バイナリ・コードのデータの上位４ビツト
（MSB、2SB、3SB、4SB）が〔1111〕の時には、２の補数
コードは〔0111〕になる。この実施例では、２の補数コ
ードのデータの上位４ビツトが〔0111〕の時に12ビツト
デイザを加算すると、不適正な加算値になる可能性があ
る。従つて、データレベル判定回路（５）は、上位４ビ
ツトが〔0111〕の時のみ高レベル出力を発生し、その他
で低レベル出力を発生する。
判定回路（５）及びデイザ切換回路（４）を詳しく示
す。データ入力回路（１）から導出されたラインa1〜a
16は、16ビツトの２の補数コードのMSBからLSBまでの16
ビツトに対応するものであり、加算器（２）に接続され
ていると共に、上位４ビツトのラインa1〜a4がデータレ
ベル判定回路（５）に接続されている。データレベル判
定回路（５）は、MSBラインa1に接続されたNOT回路（1
3）と、この出力と2SBラインa2とに接続されたANDゲー
ト（14）と、3SBラインa3と4SBラインa4とに接続された
ANDゲート（15）と、前段の２つのANDゲート（14）（1
5）に接続されたANDゲート（16）から成る。ところで、
２の補数コードは、前述した如くオフセツト・バイナリ
・コードのデータのMSBを反転したものであるので、オ
フセツト・バイナリ・コードのデータの上位４ビツト
（MSB、2SB、3SB、4SB）が〔1111〕の時には、２の補数
コードは〔0111〕になる。この実施例では、２の補数コ
ードのデータの上位４ビツトが〔0111〕の時に12ビツト
デイザを加算すると、不適正な加算値になる可能性があ
る。従つて、データレベル判定回路（５）は、上位４ビ
ツトが〔0111〕の時のみ高レベル出力を発生し、その他
で低レベル出力を発生する。
４ビツト付加回路（3a）の16ビツトの出力ラインb1〜
b16は、デイザ切換回路（４）の一方の接点ａに接続さ
れていると共に、２つの補数回路（3b）を介して他方の
接点ｂに接続されている。２の補数回路（3b）は、ライ
ンb1〜b16に接続されたNOT回路N1〜N16と、＋１加算回
路（17）とから成り、出力ラインC1〜C16に２の補数を
出力する。
b16は、デイザ切換回路（４）の一方の接点ａに接続さ
れていると共に、２つの補数回路（3b）を介して他方の
接点ｂに接続されている。２の補数回路（3b）は、ライ
ンb1〜b16に接続されたNOT回路N1〜N16と、＋１加算回
路（17）とから成り、出力ラインC1〜C16に２の補数を
出力する。
デイザ切換回路（４）はデータレベル判定回路（５）
の出力が低レベルの時に接点ａがオンになつて４ビツト
付加回路（3a）のデイザが選択され、データレベル判定
回路（５）の出力が低レベルの時に接点ｂがオンになつ
て２の補数が選択される。従つて、この出力ラインd1〜
d16にはデイザとその２の補数とが選択的に得られる。
なお、切換回路（４）は接点ａ、ｂで示されているが、
実際には、電子スイツチで構成されている。
の出力が低レベルの時に接点ａがオンになつて４ビツト
付加回路（3a）のデイザが選択され、データレベル判定
回路（５）の出力が低レベルの時に接点ｂがオンになつ
て２の補数が選択される。従つて、この出力ラインd1〜
d16にはデイザとその２の補数とが選択的に得られる。
なお、切換回路（４）は接点ａ、ｂで示されているが、
実際には、電子スイツチで構成されている。
次に、第１図及び第２図の方式において、２の補数コ
ードのデータの上位４ビツトが〔0111〕以外の場合には
デイザのレベルが最大であつても適正に加算及び減算が
行われることを説明する。アナログ（10進数）の正の最
大レベルを示す16ビツトの２の補数コードのデータは、 〔0111111111111111〕 であり、アナログの零レベルを示す２の補数コードのデ
ータは、 〔0000000000000000〕 であり、アナログの負の最大レベルを示す２の補数コー
ドのデータは、 〔1000000000000000〕 であり、この間に多数のアナログレベルに対応した多数
のデータが存在する。今、１例としてアナログレベルの
＋１に対応した２の補数コードのデータ 〔1000000000000001〕 に12ビツトの全部が１の最も高いデイザ 〔0000111111111111〕 を加算すると、次式になる。
ードのデータの上位４ビツトが〔0111〕以外の場合には
デイザのレベルが最大であつても適正に加算及び減算が
行われることを説明する。アナログ（10進数）の正の最
大レベルを示す16ビツトの２の補数コードのデータは、 〔0111111111111111〕 であり、アナログの零レベルを示す２の補数コードのデ
ータは、 〔0000000000000000〕 であり、アナログの負の最大レベルを示す２の補数コー
ドのデータは、 〔1000000000000000〕 であり、この間に多数のアナログレベルに対応した多数
のデータが存在する。今、１例としてアナログレベルの
＋１に対応した２の補数コードのデータ 〔1000000000000001〕 に12ビツトの全部が１の最も高いデイザ 〔0000111111111111〕 を加算すると、次式になる。
従って、加算器（２）はオーバーフローすることな
く、加算出力を送出する。
く、加算出力を送出する。
一方、上位４ビツトが〔0111〕の例えばアナログの正
の最大レベルに対応するデータに例えばアナログレベル
＋１に対応するデイザを加算すると次の様になる。
の最大レベルに対応するデータに例えばアナログレベル
＋１に対応するデイザを加算すると次の様になる。
この加算値は２の補数コードにおいては、負のアナロ
グ最大レベルに対応する。従つて、２の補数コードにお
いては、不適正な加算値で有ることが分る。そこで、本
発明に従つてデイザとして２の補数を使用し、これをデ
ータに加算し、次の様な加算値を得る。
グ最大レベルに対応する。従つて、２の補数コードにお
いては、不適正な加算値で有ることが分る。そこで、本
発明に従つてデイザとして２の補数を使用し、これをデ
ータに加算し、次の様な加算値を得る。
この加算値は17桁になるが、加算器（２）は16ビツト
の出力ラインしか有していないので、16桁までの16ビツ
トのみを出力する。なお、上記加算値のように16桁を越
える場合（オーバーフローの場合）にはオーバーフロー
を示す信号（キヤリーフラグ）が加算器（２）から発生
する。上記加算値の16桁までのビツトから成るデータ
は、２の補数コードにおいて、正の最大のアナログレベ
ルよりも１段だけ低いアナログレベルに対応している。
加算値の内の16ビツトのデータ 〔0111111111111110〕 がアナログ信号に変換されると（＋MAX）−１のレベル
のアナログデータが得られ、また２の補数 〔1111111111111111〕 がアナログ信号に変換されると、−１のレベルのアナロ
グデイザ信号が得られ、これ等を演算回路（９）でアナ
ログ減算すると、 （＋MAX）−１−（−１）＝＋MAX となり、元アナログ信号が復元される。
の出力ラインしか有していないので、16桁までの16ビツ
トのみを出力する。なお、上記加算値のように16桁を越
える場合（オーバーフローの場合）にはオーバーフロー
を示す信号（キヤリーフラグ）が加算器（２）から発生
する。上記加算値の16桁までのビツトから成るデータ
は、２の補数コードにおいて、正の最大のアナログレベ
ルよりも１段だけ低いアナログレベルに対応している。
加算値の内の16ビツトのデータ 〔0111111111111110〕 がアナログ信号に変換されると（＋MAX）−１のレベル
のアナログデータが得られ、また２の補数 〔1111111111111111〕 がアナログ信号に変換されると、−１のレベルのアナロ
グデイザ信号が得られ、これ等を演算回路（９）でアナ
ログ減算すると、 （＋MAX）−１−（−１）＝＋MAX となり、元アナログ信号が復元される。
もう１つの例を次に示す。今、アナログの正の最大レ
ベル＋MAXに対応する２の補数コードのデータにアナロ
グの＋２のレベルに対応する２の補数コードのデイザを
加算すれば、次の値になる。
ベル＋MAXに対応する２の補数コードのデータにアナロ
グの＋２のレベルに対応する２の補数コードのデイザを
加算すれば、次の値になる。
この加算値は、アナログの負の最大値−MAXよりも１
段高いレベル−MAX＋１を示し、元のデータと大幅に相
違したものとなり、たとえアナログ側でアナログデイザ
を減算しても元アナログ信号を復元させることができな
い。しかし、本発明に従つて２の補数のデイザを加算す
ると次の様になる。
段高いレベル−MAX＋１を示し、元のデータと大幅に相
違したものとなり、たとえアナログ側でアナログデイザ
を減算しても元アナログ信号を復元させることができな
い。しかし、本発明に従つて２の補数のデイザを加算す
ると次の様になる。
上記式において加算した２の補数のデイザはアナログ
信号の−２のレベルに対応し、結局加算値の下位16ビツ
ト（加算器出力）はアナログの正の最大レベル＋MAXよ
りも２段下のレベル（＋MAX−２）を示し、元のデータ
に対応するものである。D/A変換器（７）から得られる 〔0111111111111101〕 に対応するアナログ加算信号（＋MAX−２）から 〔1111111111111110〕 に対応するアナログデイザ（−２）を減算すると、 （＋MAX−２）−（−２）＝＋MAX となり、元アナログ信号が復元される。
信号の−２のレベルに対応し、結局加算値の下位16ビツ
ト（加算器出力）はアナログの正の最大レベル＋MAXよ
りも２段下のレベル（＋MAX−２）を示し、元のデータ
に対応するものである。D/A変換器（７）から得られる 〔0111111111111101〕 に対応するアナログ加算信号（＋MAX−２）から 〔1111111111111110〕 に対応するアナログデイザ（−２）を減算すると、 （＋MAX−２）−（−２）＝＋MAX となり、元アナログ信号が復元される。
この方式を要約するとＮビツト（16ビツト）の２の補
数コードデータとダイナミツクレンジがＭビツト（12ビ
ツト）の２の補数コードのデイザとの加算及び演算を行
う場合において、データの上位Ｎ−Ｍビツト（４ビツ
ト）がこの最大桁（MSB）が０残りの全ビツト（３ビツ
ト）が１である場合には、適正のデイザ加算及び減算が
不可能になるおそれがある。そこで、デイザの２の補数
（逆極性デイザ）を加算し、アナログ側においては２の
補数に対応するアナログデイザを減算する。
数コードデータとダイナミツクレンジがＭビツト（12ビ
ツト）の２の補数コードのデイザとの加算及び演算を行
う場合において、データの上位Ｎ−Ｍビツト（４ビツ
ト）がこの最大桁（MSB）が０残りの全ビツト（３ビツ
ト）が１である場合には、適正のデイザ加算及び減算が
不可能になるおそれがある。そこで、デイザの２の補数
（逆極性デイザ）を加算し、アナログ側においては２の
補数に対応するアナログデイザを減算する。
第３図は第１図の各部の状態を原理的に示す。第１図
の入力回路（１）からは、第３図（Ａ）に示す如く、１
サンプリング周期ＴでデータＸが並列に出力される、こ
のデータＸは、ステレオ信号の右チヤネルのデータであ
り、サンプリング周期Ｔを前半分の第１の期間T1と後半
分の第２の期間T2とに分割した後半分の期間T2に配置さ
れている。前半分の第１の期間T1はステレオ信号の左チ
ヤネルのデータに使用されている。
の入力回路（１）からは、第３図（Ａ）に示す如く、１
サンプリング周期ＴでデータＸが並列に出力される、こ
のデータＸは、ステレオ信号の右チヤネルのデータであ
り、サンプリング周期Ｔを前半分の第１の期間T1と後半
分の第２の期間T2とに分割した後半分の期間T2に配置さ
れている。前半分の第１の期間T1はステレオ信号の左チ
ヤネルのデータに使用されている。
デイザ切換回路（４）からはデータと同一のサンプリ
ング周期で第３図（Ｂ）に示す如く擬似ランダムパルス
に対応するデイジタルデイザＹが出力する。
ング周期で第３図（Ｂ）に示す如く擬似ランダムパルス
に対応するデイジタルデイザＹが出力する。
加算器（２）において、第３図（Ａ）のデータＸと第
３図（Ｂ）のデイザＹとがデイジタル加算され、第３図
（Ｃ）の加算出力Ｘ＋Ｙが得られる。
３図（Ｂ）のデイザＹとがデイジタル加算され、第３図
（Ｃ）の加算出力Ｘ＋Ｙが得られる。
多重化回路（６）は、第３図（Ｄ）に示す如くt0〜t3
までの第１の期間T1にデイザＹを配置し、t3〜t6の第２
の期間にデータ＋デイザ信号（Ｘ＋Ｙ）を配置する。こ
れと同時に左右チヤネルのデータが分離される。
までの第１の期間T1にデイザＹを配置し、t3〜t6の第２
の期間にデータ＋デイザ信号（Ｘ＋Ｙ）を配置する。こ
れと同時に左右チヤネルのデータが分離される。
D/A変換器（７）は第３図（Ｄ）のデイジタル多重化
信号Ｙ＋（Ｘ＋Ｙ）をアナログ多重化信号Ｙ′＋（Ｘ′
＋Ｙ′）に変換する。
信号Ｙ＋（Ｘ＋Ｙ）をアナログ多重化信号Ｙ′＋（Ｘ′
＋Ｙ′）に変換する。
サンプルホールド回路（８）は、D/A変換器（７）の
出力を第３図（Ｅ）のt1〜t2タイミングで抽出する。こ
のt1〜t2の期間は、D/A変換器（７）がアナログデイザ
信号Ｙ′を出力する期間T1（t0〜t3）中であるので、サ
ンプルホールド回路（８）は、アナログデイザＹ′を抽
出し、第３図（Ｆ）に示す如くこれを１サンプリング周
期（t1〜t7）保持して出力し、t7で新しいアナログデイ
ザＹ′をサンプルホールドする。
出力を第３図（Ｅ）のt1〜t2タイミングで抽出する。こ
のt1〜t2の期間は、D/A変換器（７）がアナログデイザ
信号Ｙ′を出力する期間T1（t0〜t3）中であるので、サ
ンプルホールド回路（８）は、アナログデイザＹ′を抽
出し、第３図（Ｆ）に示す如くこれを１サンプリング周
期（t1〜t7）保持して出力し、t7で新しいアナログデイ
ザＹ′をサンプルホールドする。
演算回路（９）において、この一方の入力である第３
図（Ｅ）に示すアナログのデータ＋デイザ信号（Ｘ′＋
Ｙ′）とデイザ信号（Ｙ′）の時分割多重信号から、他
方の入力であるアナログデイザＹ′が減算される。従つ
て第３図のt3〜t6期間には、（Ｘ′＋Ｙ′）−Ｙ′＝
Ｘ′の出力が得られる。D/A変換器（７）がオフセツト
電圧V0を有していたとしても、（Ｘ′＋Ｙ′＋V0）−
（Ｙ′＋V0）＝Ｘ′となるので、演算回路（９）の出力
段のアナログデータＸ′の中にはオフセツト電圧が含ま
れない。
図（Ｅ）に示すアナログのデータ＋デイザ信号（Ｘ′＋
Ｙ′）とデイザ信号（Ｙ′）の時分割多重信号から、他
方の入力であるアナログデイザＹ′が減算される。従つ
て第３図のt3〜t6期間には、（Ｘ′＋Ｙ′）−Ｙ′＝
Ｘ′の出力が得られる。D/A変換器（７）がオフセツト
電圧V0を有していたとしても、（Ｘ′＋Ｙ′＋V0）−
（Ｙ′＋V0）＝Ｘ′となるので、演算回路（９）の出力
段のアナログデータＸ′の中にはオフセツト電圧が含ま
れない。
演算回路（９）の出力の中には必要なアナログデータ
Ｘ′以外の不要な信号も含まれている。このため、サン
プリングゲート回路（10）によつて、第３図（Ｇ）に示
す如くt4〜t5のタイミングでアナログデータＸ′の抽出
が行われる。この抽出を、t3〜t6内のt4〜t5にすること
により、t3〜t6の両端近傍に含まれるグリツチ（glitc
h）を除いた出力を得ることが出来る。
Ｘ′以外の不要な信号も含まれている。このため、サン
プリングゲート回路（10）によつて、第３図（Ｇ）に示
す如くt4〜t5のタイミングでアナログデータＸ′の抽出
が行われる。この抽出を、t3〜t6内のt4〜t5にすること
により、t3〜t6の両端近傍に含まれるグリツチ（glitc
h）を除いた出力を得ることが出来る。
第３図（Ｇ）の間欠的信号はローパスフイルタ（11）
を通ることにより補間され、出力端子（12）から完全な
アナログ情報信号が出力する。
を通ることにより補間され、出力端子（12）から完全な
アナログ情報信号が出力する。
この第３図の方式においては、デイジタルデータ＋デ
イザ信号（Ｘ＋Ｙ）とデイジタルデイズ（Ｙ）との両方
が同一のD/A変換器（７）でアナログ信号に変換される
ので、両者のD/A変換誤差が同一になり、演算回路
（９）における（Ｘ′＋Ｙ′）−（Ｙ′）＝Ｘ′の減算
を良好に行うことができる。
イザ信号（Ｘ＋Ｙ）とデイジタルデイズ（Ｙ）との両方
が同一のD/A変換器（７）でアナログ信号に変換される
ので、両者のD/A変換誤差が同一になり、演算回路
（９）における（Ｘ′＋Ｙ′）−（Ｙ′）＝Ｘ′の減算
を良好に行うことができる。
〔第２の実施例〕 次に、第４図に示す本発明の第２の実施例のデイジタ
ル−アナログ変換装置を説明する。第４図における入力
回路（１）、デイザ発生器（３）、４ビツト付加及び２
の補数コード変換回路（3a）、２の補数回路（3b）、デ
イザ切換回路（４）、レベル判定回路（５）、加算器
（２）、D/A変換器（７）、減算回路（９）、サンプリ
ングゲート回路（10）、フイルタ（11）は、第１図で同
一符号で示すものと同一に構成されている。この例で
は、第１図における多量化回路（６）が設けられていな
いので、第１のD/A変換器（７）はデイジタルのデータ
＋デイザ信号（Ｘ＋Ｙ）のみをアナログに変換し、演算
回路（９）に送る。デイジタルのデイザＹはデイザ制限
ゲート回路（４）の出力に接続された第２のD/A変換器
（7a）でアナログのデイザ（Ｙ′）に変換され、演算回
路（９）に送られる。演算回路（９）はアナログのデー
タ＋デイザ信号（Ｘ′＋Ｙ′）からアナログのデイザ
Ｙ′を減算した（Ｘ′＋Ｙ′）−Ｙ′＝Ｘ′を出力す
る。この例では、ステレオ信号を入力させるために第３
図（Ａ）と同様に１サンプリング周期Ｔの後半分に右チ
ヤンネルのデイジタルデータＸが配置され、前半分に左
チヤネルデータが配置されているので、加算器（２）と
D/A変換器（７）との間に接続されたチヤネル分離回路
（6a）で左右チヤネルデータの分離を行う。
ル−アナログ変換装置を説明する。第４図における入力
回路（１）、デイザ発生器（３）、４ビツト付加及び２
の補数コード変換回路（3a）、２の補数回路（3b）、デ
イザ切換回路（４）、レベル判定回路（５）、加算器
（２）、D/A変換器（７）、減算回路（９）、サンプリ
ングゲート回路（10）、フイルタ（11）は、第１図で同
一符号で示すものと同一に構成されている。この例で
は、第１図における多量化回路（６）が設けられていな
いので、第１のD/A変換器（７）はデイジタルのデータ
＋デイザ信号（Ｘ＋Ｙ）のみをアナログに変換し、演算
回路（９）に送る。デイジタルのデイザＹはデイザ制限
ゲート回路（４）の出力に接続された第２のD/A変換器
（7a）でアナログのデイザ（Ｙ′）に変換され、演算回
路（９）に送られる。演算回路（９）はアナログのデー
タ＋デイザ信号（Ｘ′＋Ｙ′）からアナログのデイザ
Ｙ′を減算した（Ｘ′＋Ｙ′）−Ｙ′＝Ｘ′を出力す
る。この例では、ステレオ信号を入力させるために第３
図（Ａ）と同様に１サンプリング周期Ｔの後半分に右チ
ヤンネルのデイジタルデータＸが配置され、前半分に左
チヤネルデータが配置されているので、加算器（２）と
D/A変換器（７）との間に接続されたチヤネル分離回路
（6a）で左右チヤネルデータの分離を行う。
本発明は上述の実施例に限定されるものではなく、例
えば次の変形例が可能なものである。
えば次の変形例が可能なものである。
（ａ） 第１図において、多量化回路（６）を加算器
（２）の出力側に設けずに、加算器（２）の入力側にゲ
ート回路を設け、このゲート回路によつてデータＸを抽
出し、空き時間を設けてデータＸを加算器（２）に入力
させ、これにデイザＹを加算することによつてＸ＋Ｙ信
号とＹとの時分割多量化信号を形成してもよい。
（２）の出力側に設けずに、加算器（２）の入力側にゲ
ート回路を設け、このゲート回路によつてデータＸを抽
出し、空き時間を設けてデータＸを加算器（２）に入力
させ、これにデイザＹを加算することによつてＸ＋Ｙ信
号とＹとの時分割多量化信号を形成してもよい。
（ｂ） 第１図の方式において、サンプルホールド回路
（８）によつて、アナログのデータ＋デイザ信号（Ｘ′
＋Ｙ′）をサンプルホールドしてもよい。
（８）によつて、アナログのデータ＋デイザ信号（Ｘ′
＋Ｙ′）をサンプルホールドしてもよい。
（ｃ） ステレオ信号を入力させずに、第３図の期間T1
に期間T2と一の信号を入力させるか、又は第１の期間T1
を空き時間としてもよい。
に期間T2と一の信号を入力させるか、又は第１の期間T1
を空き時間としてもよい。
（ｄ） デイザ発生器（３）をアナログデイザ発生器と
A/D変換器との組み合せで構成してもよい。
A/D変換器との組み合せで構成してもよい。
（ｅ） オフセツト・バイナリ・コードでデータを入力
し、これを２の補数コードに変換して加算器（２）に入
力させるようにしてもよい。この場合には、レベル判定
回路（５）をオフセツト・バイナリ・コードにおける上
位４ビツトが全部“1"であるか否かを判定する回路とし
てもよい。
し、これを２の補数コードに変換して加算器（２）に入
力させるようにしてもよい。この場合には、レベル判定
回路（５）をオフセツト・バイナリ・コードにおける上
位４ビツトが全部“1"であるか否かを判定する回路とし
てもよい。
上述から明らかな如く、本発明によれば、ビツト数の
少ないD/A変換器を使用する場合であつても、データの
高レベルの範囲まで、デイザの加算及び減算の効果を得
ることができる。
少ないD/A変換器を使用する場合であつても、データの
高レベルの範囲まで、デイザの加算及び減算の効果を得
ることができる。
第１図は本発明の第１の実施例のD/A変換装置を示すブ
ロツク図、 第２図は第１図の一部を詳しく示す回路図、 第３図は第１図のＡ〜Ｇ点の状態を原理的に示す波形
図、 第４図は本発明の第２の実施例のD/A変換装置を示すブ
ロツク図である。 （１）……データ入力回路、（２）……加算器、（３）
……デイザ発生器、（3b）……２の補数回路、（４）…
…デイザ切換回路、（５）……レベル判定回路、（９）
……減算回路。
ロツク図、 第２図は第１図の一部を詳しく示す回路図、 第３図は第１図のＡ〜Ｇ点の状態を原理的に示す波形
図、 第４図は本発明の第２の実施例のD/A変換装置を示すブ
ロツク図である。 （１）……データ入力回路、（２）……加算器、（３）
……デイザ発生器、（3b）……２の補数回路、（４）…
…デイザ切換回路、（５）……レベル判定回路、（９）
……減算回路。
Claims (1)
- 【請求項１】Ｎビット（但し、Ｎは３以上の整数）を有
する２の補数のコードのディジタル情報信号を入力させ
るための入力回路と、 Ｎビットを有するが、その下位Ｍビット（但しＭはＮ＞
Ｍ＞２を満足する整数）をダイナミックレンジとし、そ
の上位Ｎ−Ｍビットを論理“0"としたディジタルデイザ
を発生するディジタルデイザ発生手段と、 前記ディジタルデイザ発生手段に接続されており、前記
ディジタルデイザの２の補数を発生する２の補数回路
と、 前記入力回路から導出されているＮビットに対応したＮ
本のディジタル情報信号ラインの内の最上位のビットの
信号ラインに接続されたNOT回路と、 前記NOT回路の出力端子と前記Ｎビットのディジタル情
報信号ラインの内の前記最上位のビットの信号ラインを
除いた所定数の上位ビットの信号ラインとに接続され、
前記入力回路の前記ディジタル情報信号が所定レベル以
上か否かを示す出力を発生する論理積回路と、 前記ディジタルデイザ発生手段と前記２の補数回路と前
記論理積回路とに接続されており、前記論理積回路から
得られた前記所定レベル以上で無いことを示す出力に応
答して前記デイザ発生手段の前記ディジタルデイザを選
択して出力し、前記論理積回路から得られた前記所定レ
ベル以上であることを示す出力に応答して前記２の補数
回路の前記２の補数を選択して出力するデイザ切換回路
と、 前記入力回路と前記デイザ切換回路とに接続されてお
り、前記入力回路の前記ディジタル情報信号に前記デイ
ザ切換回路の出力を加算する加算器と、 前記加算器と前記デイザ切換回路とに接続されており、
前記加算器の出力及び前記デイザ切換回路の出力をアナ
ログ信号に変換するディジタル−アナログ変換手段と、 前記ディジタル−アナログ変換手段に接続されており、
前記加算器の出力に対応するデイザ加算情報アナログ信
号から前記デイザ切換回路の出力に対応するデイザアナ
ログ信号を減算する減算手段と から成るディジタル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043556A JPH0810828B2 (ja) | 1986-02-28 | 1986-02-28 | ディジタル―アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043556A JPH0810828B2 (ja) | 1986-02-28 | 1986-02-28 | ディジタル―アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230120A JPS62230120A (ja) | 1987-10-08 |
| JPH0810828B2 true JPH0810828B2 (ja) | 1996-01-31 |
Family
ID=12667023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043556A Expired - Fee Related JPH0810828B2 (ja) | 1986-02-28 | 1986-02-28 | ディジタル―アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810828B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652869B2 (ja) * | 1989-04-27 | 1994-07-06 | 日本コロムビア株式会社 | デジタル／アナログ変換器 |
| JPH02312409A (ja) * | 1989-05-29 | 1990-12-27 | Nippon Columbia Co Ltd | デジタル／アナログ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120709Y2 (ja) * | 1979-03-24 | 1986-06-21 | ||
| JPS5945306B2 (ja) * | 1979-08-10 | 1984-11-05 | 三菱電機株式会社 | デイジタル・アナログ変換装置 |
-
1986
- 1986-02-28 JP JP61043556A patent/JPH0810828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62230120A (ja) | 1987-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2573850B2 (ja) | アナログ−デイジタル変換装置 | |
| KR0161511B1 (ko) | 데이타 워드 송신장치 및 수신장치 | |
| US4751496A (en) | Wide dynamic range analog to digital conversion method and system | |
| US4845498A (en) | Wide dynamic range digital to analog conversion method and systems | |
| KR910003504A (ko) | 디지탈 신호 처리 회로 | |
| US4916449A (en) | Wide dynamic range digital to analog conversion method and system | |
| JPH0810828B2 (ja) | ディジタル―アナログ変換装置 | |
| JPH0810829B2 (ja) | デイジタル―アナログ変換装置 | |
| JPH07283737A (ja) | ディジタル値列のフィルタ方法および回路装置 | |
| JPH0469455B2 (ja) | ||
| KR910006154B1 (ko) | 디지탈 뮤팅 회로 | |
| JPH0810827B2 (ja) | ディジタル―アナログ変換装置 | |
| JPH0738591B2 (ja) | デイジタル―アナログ変換装置 | |
| JPH0611117B2 (ja) | ディジタル−アナログ変換装置 | |
| JPH0813003B2 (ja) | アナログ―デイジタル変換装置 | |
| JP2550839B2 (ja) | ディジタル−アナログ変換装置 | |
| JP3083119B2 (ja) | 適応デルタ変調方式を利用した符号化／復号化回路 | |
| JPS5866440A (ja) | 波形符号化方式 | |
| JP3336823B2 (ja) | 音響信号処理装置 | |
| JPH0644711B2 (ja) | アナログ−デイジタル変換装置 | |
| RU1781823C (ru) | Система бинарного кодировани и декодировани сигналов | |
| JP2584761B2 (ja) | 予測符号化伝送システム | |
| JPH08256061A (ja) | Ｄ／ａ変換装置 | |
| JPH0581091B2 (ja) | ||
| JPS61121532A (ja) | デグリツチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |