JPH0810827B2 - ディジタル―アナログ変換装置 - Google Patents
ディジタル―アナログ変換装置Info
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- JPH0810827B2 JPH0810827B2 JP61043555A JP4355586A JPH0810827B2 JP H0810827 B2 JPH0810827 B2 JP H0810827B2 JP 61043555 A JP61043555 A JP 61043555A JP 4355586 A JP4355586 A JP 4355586A JP H0810827 B2 JPH0810827 B2 JP H0810827B2
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- 238000000926 separation method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーデイオ信号等のアナログ信号に対応す
るデイジタル情報信号を、デイザ（dither）の加算、又
はデイザの加算と減算を伴なつてアナログ信号に変換す
るためのデイジタル−アナログ（D/A）変換装置に関す
るものである。
るデイジタル情報信号を、デイザ（dither）の加算、又
はデイザの加算と減算を伴なつてアナログ信号に変換す
るためのデイジタル−アナログ（D/A）変換装置に関す
るものである。
オーデイオ信号のPCM記録及び再生において、量子化
雑音（量子化出力と入力標本値との差）が問題になる。
特に入力信号レベルが低く量子化ステツプ数が少ない場
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一種の歪（高次高調波）となる。ま
た、例え入力信号レベルが高くとも、極くゆつくり変化
する信号に対しては、量子化ステツプが変化する毎に不
快な雑音が発生する。上述の如き問題を解決するため
に、A/D変換時に、デイザと呼ばれる白色性雑音をアナ
ログ入力信号に加えてデイジタル信号に変換すること、
又はデイザをアナログ入力信号に加算し、デイジタル信
号に変換した後に、ここからデイザに対応するデイジタ
ルデイザ信号を減算すること、又はD/A変換時におい
て、デイジタル信号にデイジタルデイザ信号を加算して
D/A変換すること、又はこのD/A変換後にデイジタルデイ
ザ信号に対応するアナログデイザ信号をD/A変換出力か
ら減算することは既に知られている。
雑音（量子化出力と入力標本値との差）が問題になる。
特に入力信号レベルが低く量子化ステツプ数が少ない場
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一種の歪（高次高調波）となる。ま
た、例え入力信号レベルが高くとも、極くゆつくり変化
する信号に対しては、量子化ステツプが変化する毎に不
快な雑音が発生する。上述の如き問題を解決するため
に、A/D変換時に、デイザと呼ばれる白色性雑音をアナ
ログ入力信号に加えてデイジタル信号に変換すること、
又はデイザをアナログ入力信号に加算し、デイジタル信
号に変換した後に、ここからデイザに対応するデイジタ
ルデイザ信号を減算すること、又はD/A変換時におい
て、デイジタル信号にデイジタルデイザ信号を加算して
D/A変換すること、又はこのD/A変換後にデイジタルデイ
ザ信号に対応するアナログデイザ信号をD/A変換出力か
ら減算することは既に知られている。
ところで、デイジタル情報信号（データ）にデイジタ
ルデイザを加算すると、この加算値がD/A変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
＋デイザ信号の最大桁に適合する加算器及びD/A変換器
を用意すれば、問題が生じないが、加算器及びA/D変換
器のコストが高くなる。一方、加算器及びD/A変換器の
入力ビット数（入力最大桁）を一定値（例えば16ビツ
ト）に制限すれば、データのレベルをデイザ加算時に加
算器がオーバーフローしない範囲に制限しなければなら
ず、必然的にD/A変換のダイナミツクレンジが狭くな
る。
ルデイザを加算すると、この加算値がD/A変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
＋デイザ信号の最大桁に適合する加算器及びD/A変換器
を用意すれば、問題が生じないが、加算器及びA/D変換
器のコストが高くなる。一方、加算器及びD/A変換器の
入力ビット数（入力最大桁）を一定値（例えば16ビツ
ト）に制限すれば、データのレベルをデイザ加算時に加
算器がオーバーフローしない範囲に制限しなければなら
ず、必然的にD/A変換のダイナミツクレンジが狭くな
る。
上述の如き問題を解決するために、本件出願人は、特
願昭60−150566号で入力データのレベルが高い時にデイ
ザの加算を停止する方法を提案した。この方法によれ
ば、データとデイザとの加算値が所定ビツト数以上にな
ることが阻止される。しかし、阻止している期間にデイ
ザ加算及び減算の効果を得ることができない。
願昭60−150566号で入力データのレベルが高い時にデイ
ザの加算を停止する方法を提案した。この方法によれ
ば、データとデイザとの加算値が所定ビツト数以上にな
ることが阻止される。しかし、阻止している期間にデイ
ザ加算及び減算の効果を得ることができない。
そこで、本発明の目的は、デイジタル情報信号のレベ
ルが高い時にもデイザ加算及び減算の効果を得ることが
できるデイジタル−アナログ変換装置を提供することに
ある。
ルが高い時にもデイザ加算及び減算の効果を得ることが
できるデイジタル−アナログ変換装置を提供することに
ある。
上記目的を達成するための本発明は、入力回路とディ
ジタルデイザ発生器とデイザレベル制限ゲート回路とオ
ーバーフローレベル判定回路と加算器とディジタル・ア
ナログ変換手段と減算手段とから成り、前記入力回路は
オフセット・バイナリ・コード又は２の補数コードのＮ
ビット（但しＮは４以上の整数）のディジタル情報信号
を並列に供給するためのＮ本の信号ラインを有し、前記
ディジタルデイザ発生器はオフセット・バイナリ・コー
ドのＭビット（但しＭはＮ＞Ｍ≧３を満足する整数）の
実質的にランダムなディジタル信号から成るディジタル
デイザを並列に発生するように形成され、前記デイザレ
ベル制限ゲート回路はＭ個のデイザレベル制限ゲートか
ら成り、前記Ｍ個のデイザレベル制限ゲートは第１及び
第２の入力端子をそれぞれ有し、前記Ｍ個のデイザレベ
ル制限ゲートの前記第１の入力端子は前記ディジタルデ
イザ発生器から並列に発生したＭビットのデイザを伝送
するためのＭ本のラインにそれぞれ接続され、前記Ｍ個
のデイザレベル制限ゲートの前記第２の入力端子は前記
オーバーフローレベル判定回路に接続され、前記オーバ
ーフローレベル判定回路は上位オーバーフローレベル判
定論理回路と下位オーバーフローレベル判定論理回路と
を有し、前記上位オーバーフローレベル判定論理回路は
前記Ｎ本の信号ラインの内の最上位ビットラインからＮ
−Ｍ番目のビットラインまでの上位ビット信号ラインと
前記Ｍ個のデイザレベル制限ゲートの内の最上位のデイ
ザレベル制限ゲートの前記第２の入力端子との間に接続
され、且つ前記Ｎビットのディジタル情報信号の最上位
ビットからＮ−Ｍ番目のビットまでの上位ビットがオフ
セット・バイナリ・コードの時にはすべて論理の１を示
し、又２の補数コードの時には最上位ビットが論理の０
であると共にＮ−Ｍ番目までのその他のビットが論理の
１を示している時に前記最上位のデイザレベル制限ゲー
トを阻止状態にするように形成され、前記下位オーバー
フローレベル判定論理回路は前記Ｎビットの内の上位の
Ｎ−Ｍ個のビット及び最下位ビットを除いた残りのビッ
トの信号ラインと前記Ｍ個のデイザレベル制限ゲートか
ら最上位デイザレベル制限ゲートを除いた残りのＭ−１
個のデイザレベル制限ゲートの前記第２の入力端子との
間にそれぞれ接続されたＭ−１個のオーバーフローレベ
ル判定ゲートを含み、それぞれのオーバーフローレベル
判定ゲートは、それぞれの１つの上位のオーバーフロー
レベル判定ゲート又は前記上位オーバーフローレベル判
定論理回路がこれに対応するデイザレベル制限ゲートを
阻止状態に制御していると共にそれぞれに対応する前記
信号ラインが論理の１の時にのみ、それぞれに対応する
デイザレベル制限ゲートを阻止状態に制御するようにそ
れぞれの１つ上位のオーバーフローレベル判定ゲート又
は前記上位オーバーフローレベル判定論理回路に接続さ
れ、前記加算器は前記入力回路と前記デイザレベル制限
ゲート回路とに接続され且つ前記Ｎ本の入力ラインの前
記ディジタル情報信号と前記Ｍ個のデイザレベル制限ゲ
ートを介して得られたディジタルデイザとを加算するよ
うに形成され、前記ディジタル・アナログ変換手段は前
記加算器から得られたデイザ加算データ信号及び前記デ
イザレベル制限ゲート回路から得られたデイザをアナロ
グ信号に変換するように形成され、前記減算手段は前記
ディジタル・アナログ変換手段から得られたアナログの
デイザ加算データ信号からアナログのデイザを減算する
ように形成されていることを特徴とするディジタル−ア
ナログ変換装置に係わるものである。
ジタルデイザ発生器とデイザレベル制限ゲート回路とオ
ーバーフローレベル判定回路と加算器とディジタル・ア
ナログ変換手段と減算手段とから成り、前記入力回路は
オフセット・バイナリ・コード又は２の補数コードのＮ
ビット（但しＮは４以上の整数）のディジタル情報信号
を並列に供給するためのＮ本の信号ラインを有し、前記
ディジタルデイザ発生器はオフセット・バイナリ・コー
ドのＭビット（但しＭはＮ＞Ｍ≧３を満足する整数）の
実質的にランダムなディジタル信号から成るディジタル
デイザを並列に発生するように形成され、前記デイザレ
ベル制限ゲート回路はＭ個のデイザレベル制限ゲートか
ら成り、前記Ｍ個のデイザレベル制限ゲートは第１及び
第２の入力端子をそれぞれ有し、前記Ｍ個のデイザレベ
ル制限ゲートの前記第１の入力端子は前記ディジタルデ
イザ発生器から並列に発生したＭビットのデイザを伝送
するためのＭ本のラインにそれぞれ接続され、前記Ｍ個
のデイザレベル制限ゲートの前記第２の入力端子は前記
オーバーフローレベル判定回路に接続され、前記オーバ
ーフローレベル判定回路は上位オーバーフローレベル判
定論理回路と下位オーバーフローレベル判定論理回路と
を有し、前記上位オーバーフローレベル判定論理回路は
前記Ｎ本の信号ラインの内の最上位ビットラインからＮ
−Ｍ番目のビットラインまでの上位ビット信号ラインと
前記Ｍ個のデイザレベル制限ゲートの内の最上位のデイ
ザレベル制限ゲートの前記第２の入力端子との間に接続
され、且つ前記Ｎビットのディジタル情報信号の最上位
ビットからＮ−Ｍ番目のビットまでの上位ビットがオフ
セット・バイナリ・コードの時にはすべて論理の１を示
し、又２の補数コードの時には最上位ビットが論理の０
であると共にＮ−Ｍ番目までのその他のビットが論理の
１を示している時に前記最上位のデイザレベル制限ゲー
トを阻止状態にするように形成され、前記下位オーバー
フローレベル判定論理回路は前記Ｎビットの内の上位の
Ｎ−Ｍ個のビット及び最下位ビットを除いた残りのビッ
トの信号ラインと前記Ｍ個のデイザレベル制限ゲートか
ら最上位デイザレベル制限ゲートを除いた残りのＭ−１
個のデイザレベル制限ゲートの前記第２の入力端子との
間にそれぞれ接続されたＭ−１個のオーバーフローレベ
ル判定ゲートを含み、それぞれのオーバーフローレベル
判定ゲートは、それぞれの１つの上位のオーバーフロー
レベル判定ゲート又は前記上位オーバーフローレベル判
定論理回路がこれに対応するデイザレベル制限ゲートを
阻止状態に制御していると共にそれぞれに対応する前記
信号ラインが論理の１の時にのみ、それぞれに対応する
デイザレベル制限ゲートを阻止状態に制御するようにそ
れぞれの１つ上位のオーバーフローレベル判定ゲート又
は前記上位オーバーフローレベル判定論理回路に接続さ
れ、前記加算器は前記入力回路と前記デイザレベル制限
ゲート回路とに接続され且つ前記Ｎ本の入力ラインの前
記ディジタル情報信号と前記Ｍ個のデイザレベル制限ゲ
ートを介して得られたディジタルデイザとを加算するよ
うに形成され、前記ディジタル・アナログ変換手段は前
記加算器から得られたデイザ加算データ信号及び前記デ
イザレベル制限ゲート回路から得られたデイザをアナロ
グ信号に変換するように形成され、前記減算手段は前記
ディジタル・アナログ変換手段から得られたアナログの
デイザ加算データ信号からアナログのデイザを減算する
ように形成されていることを特徴とするディジタル−ア
ナログ変換装置に係わるものである。
上記発明では、デイジタル情報信号のレベルが高い時
には、レベル制限されたデイザが加算される。このた
め、デイザを加算しても、加算値が所定ビツト数（Ｎビ
ツト）即ち所定桁以上にならない。デイジタル情報信号
はレベル制限されないので、D/A変換のダイナミツクレ
ンジを大きく保つことができる。またデイザ加算及び減
算の効果を入力デイジタル情報信号の広いレベル範囲に
おいて得ることが可能になる。
には、レベル制限されたデイザが加算される。このた
め、デイザを加算しても、加算値が所定ビツト数（Ｎビ
ツト）即ち所定桁以上にならない。デイジタル情報信号
はレベル制限されないので、D/A変換のダイナミツクレ
ンジを大きく保つことができる。またデイザ加算及び減
算の効果を入力デイジタル情報信号の広いレベル範囲に
おいて得ることが可能になる。
〔第１の実施例〕 次に、本発明の第１の実施例を説明する。
第１図に示す第１の実施例に係わるデイジタル化され
たオーデイオ信号をアナログ信号に変換する装置は、１
ワード16ビットのオフセツト・バイナリ・コード（offs
et binary code）の構成のデイジタル情報信号（以下単
にデータと呼ぶ）を並列形式で入力させるための入力回
路（１）を有し、これがデイジタル加算器（２）に接続
されている。この入力回路（１）からは、例えば、88.2
kHzのサンプリング繰返し周波数でデータが入力する。
たオーデイオ信号をアナログ信号に変換する装置は、１
ワード16ビットのオフセツト・バイナリ・コード（offs
et binary code）の構成のデイジタル情報信号（以下単
にデータと呼ぶ）を並列形式で入力させるための入力回
路（１）を有し、これがデイジタル加算器（２）に接続
されている。この入力回路（１）からは、例えば、88.2
kHzのサンプリング繰返し周波数でデータが入力する。
（３）はデイジタルデイザ発生器であり、実質的にラ
ンダムに12ビツトの２進デイジタル信号をデータと同一
の88.2kHzのサンプリング周波数で発生する回路であ
る。このデイザ発生器（３）は、Ｍ系列（Maximal−len
gth Pulsc Sequences）擬似ランダムパルス発生回路か
ら成り、アナログの白色性雑音をデイジタル信号に変換
したものと実質的に同じであり、データに同期して送出
される。
ンダムに12ビツトの２進デイジタル信号をデータと同一
の88.2kHzのサンプリング周波数で発生する回路であ
る。このデイザ発生器（３）は、Ｍ系列（Maximal−len
gth Pulsc Sequences）擬似ランダムパルス発生回路か
ら成り、アナログの白色性雑音をデイジタル信号に変換
したものと実質的に同じであり、データに同期して送出
される。
デイザ発生器（３）の出力段に接続されたデイザレベ
ル制限ゲート回路（４）は、本発明に従つてデータのレ
ベルが高い時にデイザのレベルを制限するものである。
ル制限ゲート回路（４）は、本発明に従つてデータのレ
ベルが高い時にデイザのレベルを制限するものである。
16ビツトのデータ入力回路（１）に接続されたオーバ
ーフローレベル判定回路（５）は、16ビツトのデータと
12ビツトのデイザとの加算値がＮビツト（16ビツト）即
ちＮ桁を越える可能性の有無を判定し、更にデイザのレ
ベルをどこまで下げれば加算値がＮビツトを越えなくな
るかを判定し、この判定結果でデイザレベル制限ゲート
回路（４）を制御する回路である。
ーフローレベル判定回路（５）は、16ビツトのデータと
12ビツトのデイザとの加算値がＮビツト（16ビツト）即
ちＮ桁を越える可能性の有無を判定し、更にデイザのレ
ベルをどこまで下げれば加算値がＮビツトを越えなくな
るかを判定し、この判定結果でデイザレベル制限ゲート
回路（４）を制御する回路である。
16ビツトデータ入力回路（１）とデイザレベル制限ゲ
ート回路（４）とに接続された加算器（２）は、並列入
力される16ビツトのデータＸと並列入力される12ビツト
のデイザＹとをビツト単位で加算し、Ｘ＋Ｙの16ビツト
の加算信号を出力するものである。
ート回路（４）とに接続された加算器（２）は、並列入
力される16ビツトのデータＸと並列入力される12ビツト
のデイザＹとをビツト単位で加算し、Ｘ＋Ｙの16ビツト
の加算信号を出力するものである。
加算器（２）とデイザレベル制限ゲート回路（４）と
に接続された多重化回路（６）はマルチプレクサ（mult
iplexer）から成り、16ビツトの加算器（２）から得ら
れるデータ＋デイザ信号（Ｘ＋Ｙ）とゲート回路（４）
から得られるデイザ（Ｙ）とを時分割多重配置するもの
である。なお、この多重化回路（６）において左右チヤ
ネルの分離も行われる。
に接続された多重化回路（６）はマルチプレクサ（mult
iplexer）から成り、16ビツトの加算器（２）から得ら
れるデータ＋デイザ信号（Ｘ＋Ｙ）とゲート回路（４）
から得られるデイザ（Ｙ）とを時分割多重配置するもの
である。なお、この多重化回路（６）において左右チヤ
ネルの分離も行われる。
多重化回路（６）の出力に接続されたD/A変換器
（７）は、バーブラウン社のICであるPCM53JP−Ｖから
成り、16ビツトの入力端子を有し、データ＋デイザ信号
（Ｘ＋Ｙ）及びデイザ（Ｙ）とを夫々D/A変換して、ア
ナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）とアナログ
デイザ（Ｙ′）との時分割多重信号を出力するものであ
る。
（７）は、バーブラウン社のICであるPCM53JP−Ｖから
成り、16ビツトの入力端子を有し、データ＋デイザ信号
（Ｘ＋Ｙ）及びデイザ（Ｙ）とを夫々D/A変換して、ア
ナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）とアナログ
デイザ（Ｙ′）との時分割多重信号を出力するものであ
る。
D/A変換器（７）の出力端子に接続されたサンプルホ
ールド回路（８）は、D/A変換器（７）から出力される
データ＋デイザ信号（Ｘ′＋Ｙ′）とデイザ（Ｙ′）と
の多重信号からアナログデイザ（Ｙ′）をサンプリング
し、これをホールドする回路である。
ールド回路（８）は、D/A変換器（７）から出力される
データ＋デイザ信号（Ｘ′＋Ｙ′）とデイザ（Ｙ′）と
の多重信号からアナログデイザ（Ｙ′）をサンプリング
し、これをホールドする回路である。
減算回路（９）の一方の入力端子はD/A変換器（７）
の出力に接続され、他方の入力端子はサンプルホールド
回路（８）の出力に接続されているので、この減算回路
（９）は、D/A変換器（７）から時分割多重形式で出力
されるアナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）及
びアナログのデイザ（Ｙ′）から、サンプルホールド回
路（８）の出力アナログデイザ（Ｙ′）をアナログ減算
する。
の出力に接続され、他方の入力端子はサンプルホールド
回路（８）の出力に接続されているので、この減算回路
（９）は、D/A変換器（７）から時分割多重形式で出力
されるアナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）及
びアナログのデイザ（Ｙ′）から、サンプルホールド回
路（８）の出力アナログデイザ（Ｙ′）をアナログ減算
する。
減算回路（９）の出力に接続されたサンプリングゲー
ト回路（10）は、減算回路（９）の出力からアナログの
データ（Ｘ′）を抽出するものである。
ト回路（10）は、減算回路（９）の出力からアナログの
データ（Ｘ′）を抽出するものである。
サンプリングゲート回路（10）の出力に接続されたロ
ーパスフイルタ（19）は、サンプリングゲート回路（1
0）から得られる間欠的アナログ情報信号の間欠部を補
間し、完全なアナログデータを出力端子（12）に送出す
る。
ーパスフイルタ（19）は、サンプリングゲート回路（1
0）から得られる間欠的アナログ情報信号の間欠部を補
間し、完全なアナログデータを出力端子（12）に送出す
る。
〔第２図の説明〕 第２図は第１図のオーバーフローレベル判定回路
（５）及びデイザレベル制限ゲート回路（４）を詳しく
示す。デイザレベル制限ゲート回路（４）は第１図の12
ビツトデイジタルデイザ発生器（３）に接続される12の
デイザ入力ラインb1〜b12を有し、このデイザ入力ライ
ンb1〜b12が12のANDゲートD1〜D12の一方の入力端子に
夫々接続されている。従つて、デイザはANDゲートD1〜D
12によつてビツト単位で制限されてANDゲートD1〜D12の
出力端子C1〜C12に送られる。
（５）及びデイザレベル制限ゲート回路（４）を詳しく
示す。デイザレベル制限ゲート回路（４）は第１図の12
ビツトデイジタルデイザ発生器（３）に接続される12の
デイザ入力ラインb1〜b12を有し、このデイザ入力ライ
ンb1〜b12が12のANDゲートD1〜D12の一方の入力端子に
夫々接続されている。従つて、デイザはANDゲートD1〜D
12によつてビツト単位で制限されてANDゲートD1〜D12の
出力端子C1〜C12に送られる。
オーバーフロー判定回路（５）は、16ビツトデータラ
インa1〜a16の中の第２桁即ち15SB（15th Significant
Bit）のラインa2から第16桁即ちMSB（the Most Signifi
cant Bit）のラインa16までの15本のラインに接続され
ている。第２桁〜第12桁のラインa2〜a12はANDゲートE1
〜E11とNOT回路F1〜F11とを介してデイザレベル制御ゲ
ート回路（４）内のANDゲートD1〜D11の他方の入力端子
に接続されている。第13桁ラインa13と第14桁ラインa14
とはANDゲートE13に接続され、第15桁ラインa15と第16
桁（MSB）ラインa16はANDゲートE14に接続され、２つの
ANDゲートE13、E14の出力端子はこれ等の次段のANDゲー
トE12に接続されている。ANDゲートE12の出力端子はNOT
回路F12を介してデイザレベル制御ゲート回路（４）の
中の最大桁のANDゲートD12の他方の入力端子に接続され
ている。なお、ANDゲートE12の出力端子はANDゲートE11
の入力端子に接続されている。また、ANDゲートE1〜E10
の２つの入力端子の内の一方は、１つ桁の上のANDゲー
トE3〜E11の出力端子に夫々接続されている。
インa1〜a16の中の第２桁即ち15SB（15th Significant
Bit）のラインa2から第16桁即ちMSB（the Most Signifi
cant Bit）のラインa16までの15本のラインに接続され
ている。第２桁〜第12桁のラインa2〜a12はANDゲートE1
〜E11とNOT回路F1〜F11とを介してデイザレベル制御ゲ
ート回路（４）内のANDゲートD1〜D11の他方の入力端子
に接続されている。第13桁ラインa13と第14桁ラインa14
とはANDゲートE13に接続され、第15桁ラインa15と第16
桁（MSB）ラインa16はANDゲートE14に接続され、２つの
ANDゲートE13、E14の出力端子はこれ等の次段のANDゲー
トE12に接続されている。ANDゲートE12の出力端子はNOT
回路F12を介してデイザレベル制御ゲート回路（４）の
中の最大桁のANDゲートD12の他方の入力端子に接続され
ている。なお、ANDゲートE12の出力端子はANDゲートE11
の入力端子に接続されている。また、ANDゲートE1〜E10
の２つの入力端子の内の一方は、１つ桁の上のANDゲー
トE3〜E11の出力端子に夫々接続されている。
今、データラインa1〜a16における16ビツトの２進デ
ータ（Ｘ）のMSB、2SB、3SB、4SBから成る上位４ビツト
（a13〜a16のビツト）のいずれか１つが論理の“0"であ
れば、12ビツトのデイザＹが最大レベル（b1（LSB）〜b
12（MSB）がすべて論理の“1"であつてもＸ＋Ｙが16桁
を越えない。このため、ANDゲートE12の出力が低レベ
ル、NOT回路F12の出力が高レベルであり、且つ残りのNO
T回路F1〜F11の出力も高レベルとなり、ANDゲートD1〜D
12はデイザを全く制限せず、ラインb1〜b12のデイザは
ラインc1〜c12にそのまま出力される。要するに、デー
タのレベルが低い時はデイザがそのまま加算される。
ータ（Ｘ）のMSB、2SB、3SB、4SBから成る上位４ビツト
（a13〜a16のビツト）のいずれか１つが論理の“0"であ
れば、12ビツトのデイザＹが最大レベル（b1（LSB）〜b
12（MSB）がすべて論理の“1"であつてもＸ＋Ｙが16桁
を越えない。このため、ANDゲートE12の出力が低レベ
ル、NOT回路F12の出力が高レベルであり、且つ残りのNO
T回路F1〜F11の出力も高レベルとなり、ANDゲートD1〜D
12はデイザを全く制限せず、ラインb1〜b12のデイザは
ラインc1〜c12にそのまま出力される。要するに、デー
タのレベルが低い時はデイザがそのまま加算される。
データＸの上位４ビツト（a13〜a16のビツト）の全部
が高レベル（論理の“1"）であり、上から５番目のビツ
ト（a12）が低レベルの場合即ち上位５ビツトが〔1111
0〕の場合は、ANDゲートE13、E14、E12の出力が高レベ
ルになり、NOT回路F12の出力が低レベルになり、ANDゲ
ートD12をデイザＹの最大桁のビツトが通過できない。
しかし、5SBのラインa12は低レベルであるので、ANDゲ
ートE11の出力は低レベル、NOT回路F11の出力が高レベ
ルになり、ANDゲートD11はデイザが通過可能である。こ
の時、NOT回路F11よりも下位のNOT回路F1〜F10の出力も
全て高レベルになるから11個のANDゲートD1〜D11をデイ
ザが通過する。即ち、16ビツトデータＸの上位５ビツト
が〔11110〕の場合には、12ビツトのデイザＹが下位11
ビツトにレベル制御されて出力される。このため、たと
えデイザＹの11ビツト全部が論理“1"であつても、デー
タとデイザとの加算値Ｘ＋Ｙが16ビツトを越えない。
が高レベル（論理の“1"）であり、上から５番目のビツ
ト（a12）が低レベルの場合即ち上位５ビツトが〔1111
0〕の場合は、ANDゲートE13、E14、E12の出力が高レベ
ルになり、NOT回路F12の出力が低レベルになり、ANDゲ
ートD12をデイザＹの最大桁のビツトが通過できない。
しかし、5SBのラインa12は低レベルであるので、ANDゲ
ートE11の出力は低レベル、NOT回路F11の出力が高レベ
ルになり、ANDゲートD11はデイザが通過可能である。こ
の時、NOT回路F11よりも下位のNOT回路F1〜F10の出力も
全て高レベルになるから11個のANDゲートD1〜D11をデイ
ザが通過する。即ち、16ビツトデータＸの上位５ビツト
が〔11110〕の場合には、12ビツトのデイザＹが下位11
ビツトにレベル制御されて出力される。このため、たと
えデイザＹの11ビツト全部が論理“1"であつても、デー
タとデイザとの加算値Ｘ＋Ｙが16ビツトを越えない。
16ビツトデータＸの上位６ビツトが〔111110〕の場合
には、NOT回路F11、F12の出力が低レベルになり、デイ
ザの上位２ビツトのANDゲートD12、D11はデイザの通過
を阻止する。判定回路（５）のANDゲートE10の出力は低
レベルとなるため、NOT回路F10及びこれよりも下位のNO
T回路F1〜F9の出力は高レベルとなり、デイザＸの下位1
0ビツトはANDゲートD1〜D10を通過する。
には、NOT回路F11、F12の出力が低レベルになり、デイ
ザの上位２ビツトのANDゲートD12、D11はデイザの通過
を阻止する。判定回路（５）のANDゲートE10の出力は低
レベルとなるため、NOT回路F10及びこれよりも下位のNO
T回路F1〜F9の出力は高レベルとなり、デイザＸの下位1
0ビツトはANDゲートD1〜D10を通過する。
上述の如くデータＸのレベルが高くなるに従つて、デ
イザＹのレベルが小さくなり、データＸの上位15ビツト
（a2〜a16のビツト）の全部が論理“1"であれば、12個
のNOT回路F1〜F12の出力がすべて低レベルになり、デイ
ザＹの全ビツトの通過が阻止される。
イザＹのレベルが小さくなり、データＸの上位15ビツト
（a2〜a16のビツト）の全部が論理“1"であれば、12個
のNOT回路F1〜F12の出力がすべて低レベルになり、デイ
ザＹの全ビツトの通過が阻止される。
結局、この方式では、16ビツトのデータＸの上位15ビ
ツト（a2〜a16のビツト）の全部が同時に論理“1"にな
らない限り、デイザのデータに対する加算が行われる。
即ち、上位NS個のビツトの全部が高レベル“1"であり、
上位からNS＋１番目のビツトが低レベル“0"のときは、
デイザＹは（15−NS）ビツトに制限される。
ツト（a2〜a16のビツト）の全部が同時に論理“1"にな
らない限り、デイザのデータに対する加算が行われる。
即ち、上位NS個のビツトの全部が高レベル“1"であり、
上位からNS＋１番目のビツトが低レベル“0"のときは、
デイザＹは（15−NS）ビツトに制限される。
上述の如く、この方式によれば、データＸのレベルが
高い領域においてもデイザ加算及び減算効果を得ること
ができる。要するに、16ビツトのデータＸによつて216
＝65536段階のレベルの中、65534までのレベルに対して
制限された又は制限されないデイザを加算することがで
きる。
高い領域においてもデイザ加算及び減算効果を得ること
ができる。要するに、16ビツトのデータＸによつて216
＝65536段階のレベルの中、65534までのレベルに対して
制限された又は制限されないデイザを加算することがで
きる。
第３図は第１の各部の状態を原理的に示す。第１図の
入力回路（１）からは、第３図（Ａ）に示す如く、１サ
ンプリング周期ＴでデータＸが並列に出力される。この
データＸは、ステレオ信号の右チヤネルのデータであ
り、サンプリング周期Ｔを前半分の第１の期間T1と後半
分の第２の期間T2とに分割した後半分の期間T2に配置さ
れている。前半分の第１の期間T1はステレオ信号の左チ
ヤネルのデータに使用されている。
入力回路（１）からは、第３図（Ａ）に示す如く、１サ
ンプリング周期ＴでデータＸが並列に出力される。この
データＸは、ステレオ信号の右チヤネルのデータであ
り、サンプリング周期Ｔを前半分の第１の期間T1と後半
分の第２の期間T2とに分割した後半分の期間T2に配置さ
れている。前半分の第１の期間T1はステレオ信号の左チ
ヤネルのデータに使用されている。
デイザ発生器（３）からはデータと同一のサンプリン
グ周期で第３図（Ｂ）に示す如く擬似ランダムパルスか
ら成るデイジタルデイザＹが出力する。第３図では説明
を容易にするためにデイザレベル制限ゲート回路（４）
の出力もＹで示されている。
グ周期で第３図（Ｂ）に示す如く擬似ランダムパルスか
ら成るデイジタルデイザＹが出力する。第３図では説明
を容易にするためにデイザレベル制限ゲート回路（４）
の出力もＹで示されている。
加算器（２）において、第３図（Ａ）のデータＸと第
３図（Ｂ）のデイザＹとがデイジタル加算され、第３図
（Ｃ）の加算出力Ｘ＋Ｙが得られる。デイザＹはデータ
Ｘのレベルが高い場合にはデイザレベル制限ゲート
（４）で制限されているので、加算器（２）はオーバー
フローしない。
３図（Ｂ）のデイザＹとがデイジタル加算され、第３図
（Ｃ）の加算出力Ｘ＋Ｙが得られる。デイザＹはデータ
Ｘのレベルが高い場合にはデイザレベル制限ゲート
（４）で制限されているので、加算器（２）はオーバー
フローしない。
多重化回路（６）は、第３図（Ｄ）に示す如くt0〜t3
までの第１の期間T1にデイザＹを配置し、t3〜t6の第２
の期間のデータ＋デイザ信号（Ｘ＋Ｙ）を配置する。こ
れと同時に左右チヤネルのデータが分離される。
までの第１の期間T1にデイザＹを配置し、t3〜t6の第２
の期間のデータ＋デイザ信号（Ｘ＋Ｙ）を配置する。こ
れと同時に左右チヤネルのデータが分離される。
D/A変換器（７）は第３図（Ｄ）のデイジタル多重化
信号Ｙ＋（Ｘ＋Ｙ）をアナログ多重化信号Ｙ′＋（Ｘ′
＋Ｙ′）に変換する。
信号Ｙ＋（Ｘ＋Ｙ）をアナログ多重化信号Ｙ′＋（Ｘ′
＋Ｙ′）に変換する。
サンプルホールド回路（８）は、D/A変換器（７）の
出力を第３図（Ｅ）のt1〜t2タイミングで抽出する。こ
のt1〜t2の期間は、D/A変換器（７）がアナログデイザ
信号Ｙ′を出力する時間T1（t0〜t3）中であるので、サ
ンプルホールド回路（８）は、アナログデイザＹ′を抽
出し、第３図（Ｆ）に示す如くこれを１サンプリング周
期（t1〜t7）保持して出力し、t7で新しいアナログデイ
ザＹ′をサンプル・ホールドする。
出力を第３図（Ｅ）のt1〜t2タイミングで抽出する。こ
のt1〜t2の期間は、D/A変換器（７）がアナログデイザ
信号Ｙ′を出力する時間T1（t0〜t3）中であるので、サ
ンプルホールド回路（８）は、アナログデイザＹ′を抽
出し、第３図（Ｆ）に示す如くこれを１サンプリング周
期（t1〜t7）保持して出力し、t7で新しいアナログデイ
ザＹ′をサンプル・ホールドする。
減算回路（９）においては、この一方の入力である第
３図（Ｅ）に示すアナログのデータ＋デイザ信号（Ｘ′
＋Ｙ′）とデイザ信号（Ｙ′）の時分割多重信号から、
他方の入力であるアナログデイザＹ′が減算される。従
つて、第３図のt3〜t6期間には、（Ｘ′＋Ｙ′）−Ｙ′
＝Ｘ′の出力が得られる。D/A変換器（７）がオフセツ
ト電圧V0を有していたとしても、（Ｘ′＋Ｙ′＋V0）−
（Ｙ′＋V0）＝Ｘ′となるので、減算回路（９）の出力
段のアナログデータＸ′の中には、オフセツト電圧が含
まれない。
３図（Ｅ）に示すアナログのデータ＋デイザ信号（Ｘ′
＋Ｙ′）とデイザ信号（Ｙ′）の時分割多重信号から、
他方の入力であるアナログデイザＹ′が減算される。従
つて、第３図のt3〜t6期間には、（Ｘ′＋Ｙ′）−Ｙ′
＝Ｘ′の出力が得られる。D/A変換器（７）がオフセツ
ト電圧V0を有していたとしても、（Ｘ′＋Ｙ′＋V0）−
（Ｙ′＋V0）＝Ｘ′となるので、減算回路（９）の出力
段のアナログデータＸ′の中には、オフセツト電圧が含
まれない。
減算回路（９）の出力の中には必要なアナログデータ
Ｘ′以外の不要な信号も含まれている。このため、サン
プリングゲート回路（10）によつて、第３図（Ｇ）に示
す如くt4〜t5のタイミングでアナログデータＸ′の抽出
が行われる。この抽出を、t3〜t6内のt4〜t5にすること
により、t3〜t6の両端近傍に含まれるグリツチ（glitc
h）を除いた出力を得ることが出来る。
Ｘ′以外の不要な信号も含まれている。このため、サン
プリングゲート回路（10）によつて、第３図（Ｇ）に示
す如くt4〜t5のタイミングでアナログデータＸ′の抽出
が行われる。この抽出を、t3〜t6内のt4〜t5にすること
により、t3〜t6の両端近傍に含まれるグリツチ（glitc
h）を除いた出力を得ることが出来る。
第３図（Ｇ）の間欠的信号はローパスフイルタ（11）
を通ることにより補間され、出力端子（12）から完全な
アナログ情報信号が出力する。
を通ることにより補間され、出力端子（12）から完全な
アナログ情報信号が出力する。
この第３図の方式においては、デイジタルデータ＋デ
イザ信号（Ｘ＋Ｙ）とデイジタルデイザ（Ｙ）との両方
が同一のD/A変換器（７）でアナログ信号に変換される
ので、両者のD/A変換誤差が同一になり、演算回路
（９）における（Ｘ′＋Ｙ′）−（Ｙ′）＝Ｘ′の減算
の良好に行うことができる。
イザ信号（Ｘ＋Ｙ）とデイジタルデイザ（Ｙ）との両方
が同一のD/A変換器（７）でアナログ信号に変換される
ので、両者のD/A変換誤差が同一になり、演算回路
（９）における（Ｘ′＋Ｙ′）−（Ｙ′）＝Ｘ′の減算
の良好に行うことができる。
〔第２の実施例〕 次に、第４図に示す本発明の第２の実施例のデイジタ
ル−アナログ変換装置を説明する。第４図における入力
回路（１）、デイザ発生器（３）、デイザレベル制限ゲ
ート回路（４）、オーバーフローレベル判定回路
（５）、加算器（２）、D/A変換器（７）、減算回路
（９）、サンプリングゲート回路（10）、フイルタ（1
1）は、第１図で同一符号で示すものと同一に構成され
ている。この例では、第１図における多重化回路（６）
が設けられていないので、第１のD/A変換器（７）はデ
イジタルのデータ＋デイザ信号（Ｘ＋Ｙ）のみをアナロ
グに変換し、減算回路（９）に送る。デイジタルのデイ
ザＹはデイザ制限ゲート回路（４）の出力に接続された
第２のD/A変換器（7a）でアナログのデイザ（Ｙ）に変
換され、減算回路（９）に送られる。減算回路（９）は
アナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）からアナ
ログのデイザＹ′を減算した（Ｘ′＋Ｙ′）−Ｙ′＝
Ｘ′を出力する。この例では、ステレオ信号を入力させ
るために、第３図（Ａ）と同様に１サンプリング周期Ｔ
の後半分に右チャネルのデイジタルデータＸが配置さ
れ、前半分に左チヤネルデータが配置されているので、
加算器（２）とD/A変換器（７）との間に接続されたチ
ヤネル分離回路（6a）で左右チヤネルデータの分離を行
う。
ル−アナログ変換装置を説明する。第４図における入力
回路（１）、デイザ発生器（３）、デイザレベル制限ゲ
ート回路（４）、オーバーフローレベル判定回路
（５）、加算器（２）、D/A変換器（７）、減算回路
（９）、サンプリングゲート回路（10）、フイルタ（1
1）は、第１図で同一符号で示すものと同一に構成され
ている。この例では、第１図における多重化回路（６）
が設けられていないので、第１のD/A変換器（７）はデ
イジタルのデータ＋デイザ信号（Ｘ＋Ｙ）のみをアナロ
グに変換し、減算回路（９）に送る。デイジタルのデイ
ザＹはデイザ制限ゲート回路（４）の出力に接続された
第２のD/A変換器（7a）でアナログのデイザ（Ｙ）に変
換され、減算回路（９）に送られる。減算回路（９）は
アナログのデータ＋デイザ信号（Ｘ′＋Ｙ′）からアナ
ログのデイザＹ′を減算した（Ｘ′＋Ｙ′）−Ｙ′＝
Ｘ′を出力する。この例では、ステレオ信号を入力させ
るために、第３図（Ａ）と同様に１サンプリング周期Ｔ
の後半分に右チャネルのデイジタルデータＸが配置さ
れ、前半分に左チヤネルデータが配置されているので、
加算器（２）とD/A変換器（７）との間に接続されたチ
ヤネル分離回路（6a）で左右チヤネルデータの分離を行
う。
本発明は上述の実施例に限定されるものでなく、例え
ば、次の変形例が可能なものである。
ば、次の変形例が可能なものである。
（ａ） 第１図において、多重化回路（６）を加算器
（２）の出力側に設けずに、加算器（２）の入力側にゲ
ート回路を設け、このゲート回路によつてデータＸを抽
出し、空き時間を設けてデータＸを加算器（２）に入力
させ、これにデイザＹを加算することによつてＸ＋Ｙ信
号とＹとの時分割多重化信号を形成してもよい。
（２）の出力側に設けずに、加算器（２）の入力側にゲ
ート回路を設け、このゲート回路によつてデータＸを抽
出し、空き時間を設けてデータＸを加算器（２）に入力
させ、これにデイザＹを加算することによつてＸ＋Ｙ信
号とＹとの時分割多重化信号を形成してもよい。
（ｂ） 第１図の方式において、サンプルホールド回路
（８）によつて、アナログのデータ＋デイザ信号（Ｘ′
＋Ｙ′）をサンプル・ホールドしてもよい。
（８）によつて、アナログのデータ＋デイザ信号（Ｘ′
＋Ｙ′）をサンプル・ホールドしてもよい。
（ｃ） ステレオ信号を入力させずに、第１図の期間T1
に期間T2と同一の信号を入力させるか、又は第１の期間
T1を空き時間としてもよい。
に期間T2と同一の信号を入力させるか、又は第１の期間
T1を空き時間としてもよい。
（ｄ） デイザ発生器（３）をアナログデイザ発生器と
A/D変換器との組み合せで構成してもよい。
A/D変換器との組み合せで構成してもよい。
（ｅ） 加算器（２）の入力データが２の補数のコード
（２′s complement code）で入力する場合にも適用可
能である。２の補数のコードはオフセツト・バイナリの
MSBを反転したコードであるから、これによつてオーバ
ーフローレベルを判定する時には、第２図のMSBのライ
ンa16に第５図に示す如くNOT回路（20）を接続し、AND
ゲートE14にMSBの反転信号を入力させる。この他は第２
図と全く同一に構成する。
（２′s complement code）で入力する場合にも適用可
能である。２の補数のコードはオフセツト・バイナリの
MSBを反転したコードであるから、これによつてオーバ
ーフローレベルを判定する時には、第２図のMSBのライ
ンa16に第５図に示す如くNOT回路（20）を接続し、AND
ゲートE14にMSBの反転信号を入力させる。この他は第２
図と全く同一に構成する。
上述から明らかなように本発明によれば次の効果が得
られる。
られる。
（イ） Ｍビットのディザ伝送ラインに制限ゲートをそ
れぞれ接続し、上位オーバーフローレベル判定論理回路
と下位オーバーフローレベル判定論理回路とに基づいて
ビット毎にディザのレベルを制御するように構成したの
で、ディザのレベルを細かく制御することができる。従
って、ディジタル情報信号の高いレベルまでディザの加
算の効果を得ることができる。
れぞれ接続し、上位オーバーフローレベル判定論理回路
と下位オーバーフローレベル判定論理回路とに基づいて
ビット毎にディザのレベルを制御するように構成したの
で、ディザのレベルを細かく制御することができる。従
って、ディジタル情報信号の高いレベルまでディザの加
算の効果を得ることができる。
（ロ） 下位オーバーフローレベル判定論理回路はそれ
ぞれの入力ラインに接続されたＭ−１個のオーバーフロ
ーレベル判定ゲートを含み、且つそれぞれのオーバーフ
ローレベル判定ゲートは１つ上位のオーバーフローレベ
ル判定ゲート又は上位オーバーフローレベル判定論理回
路に接続されている。従って、ディザレベル制限ゲート
を制御するための信号を簡単且つ確実に得ることができ
る。
ぞれの入力ラインに接続されたＭ−１個のオーバーフロ
ーレベル判定ゲートを含み、且つそれぞれのオーバーフ
ローレベル判定ゲートは１つ上位のオーバーフローレベ
ル判定ゲート又は上位オーバーフローレベル判定論理回
路に接続されている。従って、ディザレベル制限ゲート
を制御するための信号を簡単且つ確実に得ることができ
る。
第１図は本発明の第１の実施例のD/A変換装置を示すブ
ロック図、 第２図は第１図のデイザレベル制限ゲート回路及びオー
バーフローレベル判定回路を示す回路図、 第３図は第１図のＡ〜Ｇ点の状態を原理的に示す波形
図、 第４図は本発明の第２の実施例のD/A変換装置を示すブ
ロツク図、 第５図は変形例のオーバーフローレベル判定回路の一部
を示す回路図である。 （１）……データ入力回路、（２）……加算器、（３）
……デイザ発生器、（４）……デイザレベル制限ゲート
回路、（５）……オーバーフローレベル判定回路。
ロック図、 第２図は第１図のデイザレベル制限ゲート回路及びオー
バーフローレベル判定回路を示す回路図、 第３図は第１図のＡ〜Ｇ点の状態を原理的に示す波形
図、 第４図は本発明の第２の実施例のD/A変換装置を示すブ
ロツク図、 第５図は変形例のオーバーフローレベル判定回路の一部
を示す回路図である。 （１）……データ入力回路、（２）……加算器、（３）
……デイザ発生器、（４）……デイザレベル制限ゲート
回路、（５）……オーバーフローレベル判定回路。
フロントページの続き (56)参考文献 特開 昭57−202123（ＪＰ，Ａ) 特開 昭60−128719（ＪＰ，Ａ) 実開 昭55−141323（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】入力回路とディジタルデイザ発生器とデイ
ザレベル制限ゲート回路とオーバーフローレベル判定回
路と加算器とディジタル・アナログ変換手段と減算手段
とから成り、 前記入力回路はオフセット・バイナリ・コード又は２の
補数コードのＮビット（但しＮは４以上の整数）のディ
ジタル情報信号を並列に供給するためのＮ本の信号ライ
ンを有し、 前記ディジタルデイザ発生器はオフセット・バイナリ・
コードのＭビット（但しＭはＮ＞Ｍ≧３を満足する整
数）の実質的にランダムなディジタル信号から成るディ
ジタルデイザを並列に発生するように形成され、 前記デイザレベル制限ゲート回路はＭ個のデイザレベル
制限ゲートから成り、 前記Ｍ個のデイザレベル制限ゲートは第１及び第２の入
力端子をそれぞれ有し、 前記Ｍ個のデイザレベル制限ゲートの前記第１の入力端
子は前記ディジタルデイザ発生器から並列に発生したＭ
ビットのデイザを伝送するためのＭ本のラインにそれぞ
れ接続され、 前記Ｍ個のデイザレベル制限ゲートの前記第２の入力端
子は前記オーバーフローレベル判定回路に接続され、 前記オーバーフローレベル判定回路は上位オーバーフロ
ーレベル判定論理回路と下位オーバーフローレベル判定
論理回路とを有し、 前記上位オーバーフローレベル判定論理回路は前記Ｎ本
の信号ラインの内の最上位ビットラインからＮ−Ｍ番目
のビットラインまでの上位ビット信号ラインと前記Ｍ個
のデイザレベル制限ゲートの内の最上位のデイザレベル
制限ゲートの前記第２の入力端子との間に接続され、且
つ前記Ｎビットのディジタル情報信号の最上位ビットか
らＮ−Ｍ番目のビットまでの上位ビットがオフセット・
バイナリ・コードの時にはすべて論理の１を示し、又２
を補数コードの時には最上位ビットが論理の０であると
共にＮ−Ｍ番目までのその他のビットが論理の１を示し
ている時に前記最上位のデイザレベル制限ゲートを阻止
状態にするように形成され、 前記下位オーバーフローレベル判定論理回路は前記Ｎビ
ットの内の上位のＮ−Ｍ個のビット及び最下位ビットを
除いた残りのビットの信号ラインと前記Ｍ個のデイザレ
ベル制限ゲートから最上位デイザレベル制限ゲートを除
いた残りのＭ−１個のデイザレベル制限ゲートの前記第
２の入力端子との間にそれぞれ接続されたＭ−１個のオ
ーバーフローレベル判定ゲートを含み、それぞれのオー
バーフローレベル判定ゲートは、それぞれの１つの上位
のオーバーフローレベル判定ゲート又は前記上位オーバ
ーフローレベル判定論理回路がこれに対応するデイザレ
ベル制限ゲートを阻止状態に制御していると共にそれぞ
れに対応する前記信号ラインが論理の１の時にのみ、そ
れぞれに対応するデイザレベル制限ゲートを阻止状態に
制御するようにそれぞれの１つ上位のオーバーフローレ
ベル判定ゲート又は前記上位オーバーフローレベル判定
論理回路に接続され、 前記加算器は前記入力回路と前記デイザレベル制限ゲー
ト回路とに接続され且つ前記Ｎ本の入力ラインの前記デ
ィジタル情報信号と前記Ｍ個のデイザレベル制限ゲート
を介して得られたディジタルデイザとを加算するように
形成され、 前記ディジタル・アナログ変換手段は前記加算器から得
られたデイザ加算データ信号及び前記デイザレベル制限
ゲート回路から得られたデイザをアナログ信号に変換す
るように形成され、 前記減算手段は前記ディジタル・アナログ変換手段から
得られたアナログのデイザ加算データ信号からアナログ
のデイザを減算するように形成されていることを特徴と
するディジタル−アナログ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043555A JPH0810827B2 (ja) | 1986-02-28 | 1986-02-28 | ディジタル―アナログ変換装置 |
| US07/118,261 US4916449A (en) | 1985-07-09 | 1987-11-09 | Wide dynamic range digital to analog conversion method and system |
| US07/232,562 US4845498A (en) | 1985-07-09 | 1988-08-12 | Wide dynamic range digital to analog conversion method and systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043555A JPH0810827B2 (ja) | 1986-02-28 | 1986-02-28 | ディジタル―アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230119A JPS62230119A (ja) | 1987-10-08 |
| JPH0810827B2 true JPH0810827B2 (ja) | 1996-01-31 |
Family
ID=12666996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043555A Expired - Fee Related JPH0810827B2 (ja) | 1985-07-09 | 1986-02-28 | ディジタル―アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810827B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198830A (ja) * | 1988-02-03 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
| GB2541861A (en) * | 2015-05-29 | 2017-03-08 | Mqa Ltd | Digital to analogue conversion |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120709Y2 (ja) * | 1979-03-24 | 1986-06-21 | ||
| JPS57202123A (en) * | 1981-06-05 | 1982-12-10 | Akai Electric Co Ltd | Automatic dither adjusting device in pcm recording |
-
1986
- 1986-02-28 JP JP61043555A patent/JPH0810827B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62230119A (ja) | 1987-10-08 |
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