JPH0666824B2 - 誤り率試験方法 - Google Patents
誤り率試験方法Info
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- JPH0666824B2 JPH0666824B2 JP62040616A JP4061687A JPH0666824B2 JP H0666824 B2 JPH0666824 B2 JP H0666824B2 JP 62040616 A JP62040616 A JP 62040616A JP 4061687 A JP4061687 A JP 4061687A JP H0666824 B2 JPH0666824 B2 JP H0666824B2
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- Japan
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- test
- under test
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/3171—BER [Bit Error Rate] test
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔概要〕 同種類の複数の被試験回路と、基準回路とに同一試験信
号を入力し、基準回路からの出力信号に対して誤り率の
試験を実行すると共に、各被試験回路からの出力信号を
基準回路からの出力信号と比較し、基準回路の出力信号
に対する誤り率の測定結果が良好と判定された場合に、
出力信号が基準回路と一致した被試験回路の誤り率を良
好と判定することにより、誤り率の試験時間を短縮す
る。
号を入力し、基準回路からの出力信号に対して誤り率の
試験を実行すると共に、各被試験回路からの出力信号を
基準回路からの出力信号と比較し、基準回路の出力信号
に対する誤り率の測定結果が良好と判定された場合に、
出力信号が基準回路と一致した被試験回路の誤り率を良
好と判定することにより、誤り率の試験時間を短縮す
る。
本発明は、ディジタル信号を伝送する回路の特性の一つ
である、誤り率の試験を実行する場合に、同種類の複数
の被試験回路の誤り率の試験時間を短縮可能とする誤り
率試験方法に関する。
である、誤り率の試験を実行する場合に、同種類の複数
の被試験回路の誤り率の試験時間を短縮可能とする誤り
率試験方法に関する。
第４図は従来ある誤り率試験方法の一例を示す図であ
る。
る。
第４図において、同一種類の複数の被試験回路１の誤り
率を試験する場合には、一組のパターン発生器２および
誤り率測定器３を準備し、各被試験回路１を一回路宛パ
ターン発生器２および誤り率測定器３に接続し、パター
ン発生器２から種々の二進パターンから構成される試験
信号ａを入力した場合に、接続された被試験回路１から
出力される出力信号ｂを誤り率測定器３で受信し、試験
信号ａと出力信号ｂとから測定された誤り率が、規格を
満足しているか否かにより良否を判定する。
率を試験する場合には、一組のパターン発生器２および
誤り率測定器３を準備し、各被試験回路１を一回路宛パ
ターン発生器２および誤り率測定器３に接続し、パター
ン発生器２から種々の二進パターンから構成される試験
信号ａを入力した場合に、接続された被試験回路１から
出力される出力信号ｂを誤り率測定器３で受信し、試験
信号ａと出力信号ｂとから測定された誤り率が、規格を
満足しているか否かにより良否を判定する。
以上の説明から明らかな如く、従来ある誤り率試験方法
においては、各被試験回路１の誤り率を、パターン発生
器２および誤り率測定器３を用いて一個宛試験する為、
被試験回路１の個数の増加に比例して誤り率の試験時間
も増加する問題点があった。
においては、各被試験回路１の誤り率を、パターン発生
器２および誤り率測定器３を用いて一個宛試験する為、
被試験回路１の個数の増加に比例して誤り率の試験時間
も増加する問題点があった。
第１図は本発明の原理を示す図である。
第１図において、１は同一種類の複数の被試験回路、２
はパターン発生器、３は誤り率測定器である。
はパターン発生器、３は誤り率測定器である。
１００は、被試験回路１と同一特性を有する基準回路で
ある。
ある。
４は、二つの信号を比較する比較器であり、各被試験回
路１に対応して設けられている。
路１に対応して設けられている。
５は、各比較器４に対応して設けられ、各比較器４の比
較結果を可視表示する表示回路である。
較結果を可視表示する表示回路である。
パターン発生器２が発生する試験信号ａを、複数の被試
験回路１および基準回路１００に入力すると、各被試験
回路１から出力信号ｂが出力され、また基準回路１００
から出力信号ｂ０が出力される。
験回路１および基準回路１００に入力すると、各被試験
回路１から出力信号ｂが出力され、また基準回路１００
から出力信号ｂ０が出力される。
誤り率測定器３は、基準回路１００から出力される出力
信号ｂ０に基づき、基準回路１００の誤り率を試験し、
良否判定を行う。
信号ｂ０に基づき、基準回路１００の誤り率を試験し、
良否判定を行う。
各比較器４は、各対応する被試験回路１から出力される
出力信号ｂを、基準回路１００から出力される出力信号
ｂ０と比較し、比較結果を対応する表示回路５により表
示する。
出力信号ｂを、基準回路１００から出力される出力信号
ｂ０と比較し、比較結果を対応する表示回路５により表
示する。
誤り率測定器３が、基準回路１００の誤り率を良好と判
定した場合には、出力信号ｂが基準回路１００の出力信
号ｂ０と一致していると表示された被試験回路１の誤り
率を良好と判定する。
定した場合には、出力信号ｂが基準回路１００の出力信
号ｂ０と一致していると表示された被試験回路１の誤り
率を良好と判定する。
以上により、基準回路１００の誤り率を試験する時間
で、複数の被試験回路１の誤り率の良否が判定可能とな
り、誤り率の試験時間が大幅に削減される。
で、複数の被試験回路１の誤り率の良否が判定可能とな
り、誤り率の試験時間が大幅に削減される。
以下、本発明の一実施例を図面により説明する。第２図
は本発明の一実施例による誤り率試験方法を示す図であ
り、第３図は第２図におけるタイムチャートである。な
お、全図を通じて同一符号は同一対象物を示す。
は本発明の一実施例による誤り率試験方法を示す図であ
り、第３図は第２図におけるタイムチャートである。な
お、全図を通じて同一符号は同一対象物を示す。
第２図において、１−１乃至１−ｎは、それぞれ同一種
類の被試験回路であり、１−０は被試験回路１−１乃至
１−ｎと同種類の被試験基準回路である。
類の被試験回路であり、１−０は被試験回路１−１乃至
１−ｎと同種類の被試験基準回路である。
また４−１乃至４−ｎは、それぞれ排他論理和回路４１
および否定回路４２から構成される比較器であり、表示
回路５−１乃至５−ｎは、否定論理積回路５１、フリッ
プフロップ５２および発光ダイオード５３から構成され
る表示回路であり、それぞれ被試験回路１−１乃至１−
ｎに対応して設けられている。
および否定回路４２から構成される比較器であり、表示
回路５−１乃至５−ｎは、否定論理積回路５１、フリッ
プフロップ５２および発光ダイオード５３から構成され
る表示回路であり、それぞれ被試験回路１−１乃至１−
ｎに対応して設けられている。
更に６は、共通に設けられたタイミング回路である。
第２図および第３図において、被試験回路１−１乃至１
−ｎの誤り率が所定の規格を満足しているか否かを試験
する場合には、パターン発生器２から出力する試験信号
ａを、各被試験回路１−１乃至１−ｎと、被試験基準回
路１−０とに、クロック信号ｃｌｋと共に一斉に入力す
る。
−ｎの誤り率が所定の規格を満足しているか否かを試験
する場合には、パターン発生器２から出力する試験信号
ａを、各被試験回路１−１乃至１−ｎと、被試験基準回
路１−０とに、クロック信号ｃｌｋと共に一斉に入力す
る。
第３図においては、試験信号ａの第１ビットおよび第３
ビットは論理“１”であり、第２ビットは論理“０”で
あることを示している。
ビットは論理“１”であり、第２ビットは論理“０”で
あることを示している。
被試験基準回路１−０、および各被試験回路１−１乃至
１−ｎは、入力されたクロック信号ｃｌｋに同期して、
それぞれ基準回路出力信号ｂ０、および出力信号ｂ１乃
至ｂｎを出力する。
１−ｎは、入力されたクロック信号ｃｌｋに同期して、
それぞれ基準回路出力信号ｂ０、および出力信号ｂ１乃
至ｂｎを出力する。
第３図においては、出力信号ｂ１は、各ビットが基準回
路出力信号ｂ０と同一の論理値を有しているが、出力信
号ｂｎは、第３ビットのみが基準回路出力信号ｂ０と異
なり論理“０”となっている。
路出力信号ｂ０と同一の論理値を有しているが、出力信
号ｂｎは、第３ビットのみが基準回路出力信号ｂ０と異
なり論理“０”となっている。
誤り率測定器３は、被試験基準回路１−０から出力され
る基準回路出力信号ｂ０に対し誤り率の試験を実行し、
試験結果が所定の規格を満足している場合には、被試験
基準回路１−０の誤り率が良好であると判定する。
る基準回路出力信号ｂ０に対し誤り率の試験を実行し、
試験結果が所定の規格を満足している場合には、被試験
基準回路１−０の誤り率が良好であると判定する。
一方各比較器４−１乃至４−ｎは、対応する被試験回路
１−１乃至１−ｎから出力される出力信号ｂ１乃至ｂｎ
を、被試験基準回路１−０から出力される基準回路出力
信号ｂ０と比較し、一致した場合に論理“１”、不一致
の場合に論理“０”に設定される比較信号ｃ１乃至ｃｎ
を出力し、各対応する表示回路５−１乃至５−ｎに入力
する。
１−１乃至１−ｎから出力される出力信号ｂ１乃至ｂｎ
を、被試験基準回路１−０から出力される基準回路出力
信号ｂ０と比較し、一致した場合に論理“１”、不一致
の場合に論理“０”に設定される比較信号ｃ１乃至ｃｎ
を出力し、各対応する表示回路５−１乃至５−ｎに入力
する。
第３図において、出力信号ｂ１とｂ０とは各ビットとも
論理値が一致している為、比較信号ｃ１は各ビット共論
理“１”に設定されるが、出力信号ｂｎは基準回路出力
信号ｂ０と第３ビットの論理値が異なる為、比較信号ｃ
ｎは第３ビットのみ論理“０”に設定される。
論理値が一致している為、比較信号ｃ１は各ビット共論
理“１”に設定されるが、出力信号ｂｎは基準回路出力
信号ｂ０と第３ビットの論理値が異なる為、比較信号ｃ
ｎは第３ビットのみ論理“０”に設定される。
各表示回路５−１乃至５−ｎにおいては、各フリップフ
ロップ５２が試験に先立ちリセット状態に設定されてい
る為、各端子Ｑｎからは論理“１”信号が出力されてお
り、各論理積回路５１に入力される比較信号ｃ１乃至ｃ
ｎは、論理値反転されて各フリップフロップ５２の端子
Ｄに入力される。
ロップ５２が試験に先立ちリセット状態に設定されてい
る為、各端子Ｑｎからは論理“１”信号が出力されてお
り、各論理積回路５１に入力される比較信号ｃ１乃至ｃ
ｎは、論理値反転されて各フリップフロップ５２の端子
Ｄに入力される。
各フリップフロップ５２は、タイミング回路６がクロッ
ク信号ｃｌｋを基準に発生するタイミング信号ｄに同期
して、端子Ｄに入力される反転比較信号ｃ１′乃至ｃ
ｎ′の論理値に対応して、セット状態或いはリセット状
態となり、端子Ｑに接続されている発光ダイオード５３
を発光状態（ｅ＝“１”）または滅光状態（ｅ＝
“０”）とする。
ク信号ｃｌｋを基準に発生するタイミング信号ｄに同期
して、端子Ｄに入力される反転比較信号ｃ１′乃至ｃ
ｎ′の論理値に対応して、セット状態或いはリセット状
態となり、端子Ｑに接続されている発光ダイオード５３
を発光状態（ｅ＝“１”）または滅光状態（ｅ＝
“０”）とする。
第３図においては、比較信号ｃ１は各ビット共論理
“１”に設定されている為、表示回路５−１内のフリッ
プフロップ５２は各ビット共リセット状態となり、発光
ダイオード５３は各ビット共滅光状態（ｅ１＝“０”）
となるが、比較信号ｃｎは第３ビットにおいて論理
“０”に設定される為、表示回路５−ｎ内のフリップフ
ロップ５２は第３ビットにおいてセットされ、発光ダイ
オード５３を発光状態（ｅｎ＝“１”）とする。
“１”に設定されている為、表示回路５−１内のフリッ
プフロップ５２は各ビット共リセット状態となり、発光
ダイオード５３は各ビット共滅光状態（ｅ１＝“０”）
となるが、比較信号ｃｎは第３ビットにおいて論理
“０”に設定される為、表示回路５−ｎ内のフリップフ
ロップ５２は第３ビットにおいてセットされ、発光ダイ
オード５３を発光状態（ｅｎ＝“１”）とする。
試験が終了した時点で、試験者は誤り率測定器３の試験
結果、並びに各表示回路５−１乃至５−ｎの表示状態ｅ
１乃至ｅｎを検査し、誤り率測定器３が被試験基準回路
１−０の誤り率を良好と判定し、かつ表示回路５−ｎが
発光状態である場合には、被試験回路１−ｎ以外の誤り
率を良好、被試験回路１−ｎの誤り率を不良と判定す
る。
結果、並びに各表示回路５−１乃至５−ｎの表示状態ｅ
１乃至ｅｎを検査し、誤り率測定器３が被試験基準回路
１−０の誤り率を良好と判定し、かつ表示回路５−ｎが
発光状態である場合には、被試験回路１−ｎ以外の誤り
率を良好、被試験回路１−ｎの誤り率を不良と判定す
る。
なお誤り率測定器３が被試験基準回路１−０の誤り率を
不良と判定した場合には、誤り率が良好な被試験基準回
路１−０に交換して再度試験を実行する。
不良と判定した場合には、誤り率が良好な被試験基準回
路１−０に交換して再度試験を実行する。
以上の説明から明らかな如く、本実施例によれば、被試
験回路１−１乃至１−ｎの誤り率が、被試験基準回路１
−０を試験する時間内に試験可能となり、誤り率の試験
時間が約１／ｎに短縮される。
験回路１−１乃至１−ｎの誤り率が、被試験基準回路１
−０を試験する時間内に試験可能となり、誤り率の試験
時間が約１／ｎに短縮される。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば各被試験回路１−１乃至１−ｎの出力信
号ｂ１乃至ｂｎの比較方法、或いは比較結果の表示方法
は図示されるものに限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
わらない。
過ぎず、例えば各被試験回路１−１乃至１−ｎの出力信
号ｂ１乃至ｂｎの比較方法、或いは比較結果の表示方法
は図示されるものに限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
わらない。
以上、本発明によれば、複数の被試験回路１の誤り率
が、基準回路の誤り率を試験する時間で、試験可能とな
り、誤り率の試験時間が大幅に削減される。
が、基準回路の誤り率を試験する時間で、試験可能とな
り、誤り率の試験時間が大幅に削減される。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による誤り率試験方法を示す図、第３図は第２図に
おけるタイムチャート、第４図は従来ある誤り率試験方
法の一例を示す図である。 図において、１、１−１乃至１−ｎは被試験回路、１−
０は被試験基準回路、２はパターン発生器、３は誤り率
測定器、４−１乃至４−ｎは比較器、５−１乃至５−ｎ
は表示回路、６はタイミング回路、４１は排他論理和回
路、４２は否定回路、５１は否定論理積回路、５２はフ
リップフロップ、５３は発光ダイオード、１００は基準
回路、を示す。
施例による誤り率試験方法を示す図、第３図は第２図に
おけるタイムチャート、第４図は従来ある誤り率試験方
法の一例を示す図である。 図において、１、１−１乃至１−ｎは被試験回路、１−
０は被試験基準回路、２はパターン発生器、３は誤り率
測定器、４−１乃至４−ｎは比較器、５−１乃至５−ｎ
は表示回路、６はタイミング回路、４１は排他論理和回
路、４２は否定回路、５１は否定論理積回路、５２はフ
リップフロップ、５３は発光ダイオード、１００は基準
回路、を示す。
Claims (1)
- 【請求項１】同種類の複数の被試験回路（１）と、基準
回路（１００）とに同一試験信号（ａ）を入力し、 前記基準回路（１００）からの出力信号（ｂ０）に対し
て誤り率の試験を実行すると共に、 前記各被試験回路（１）からの出力信号（ｂ）を、それ
ぞれ前記基準回路（１００）からの出力信号（ｂ０）と
比較し、 前記基準回路（１００）の出力信号（ｂ０）に対する誤
り率の試験結果が良好と判定された場合に、前記比較の
結果、前記出力信号（ｂ）が前記基準回路（１００）の
出力信号（ｂ０）と一致した被試験回路（１）の誤り率
を良好と判定することを特徴とする誤り率試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040616A JPH0666824B2 (ja) | 1987-02-24 | 1987-02-24 | 誤り率試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040616A JPH0666824B2 (ja) | 1987-02-24 | 1987-02-24 | 誤り率試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207232A JPS63207232A (ja) | 1988-08-26 |
| JPH0666824B2 true JPH0666824B2 (ja) | 1994-08-24 |
Family
ID=12585459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040616A Expired - Fee Related JPH0666824B2 (ja) | 1987-02-24 | 1987-02-24 | 誤り率試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666824B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118033366B (zh) * | 2023-12-28 | 2024-10-18 | 珠海芯试界半导体科技有限公司 | 测试装置、方法、电子设备及计算机可读存储介质 |
-
1987
- 1987-02-24 JP JP62040616A patent/JPH0666824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63207232A (ja) | 1988-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |