JPH0669773A - 論理回路 - Google Patents
論理回路Info
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- JPH0669773A JPH0669773A JP4239038A JP23903892A JPH0669773A JP H0669773 A JPH0669773 A JP H0669773A JP 4239038 A JP4239038 A JP 4239038A JP 23903892 A JP23903892 A JP 23903892A JP H0669773 A JPH0669773 A JP H0669773A
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- JP
- Japan
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- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、従来の２倍の位相差を補正するこ
とが可能であり、また、回路面積の縮小化を図ることが
可能な論理回路を提供する。 【構成】 本発明は、２つの信号の位相差の先後を先後
判定回路５により判定し、初期アドレス設定回路６によ
り先後判定回路５の判定結果に基づいて書き込み・読み
出し処理回路４における２つの信号の書き込みアドレス
と、読み出しアドレスを相対的に１つ前後させる初期設
定を行い、読み出しアドレス設定回路７により複数の信
号の位相差を求め書き込み・読み出し処理回路４におけ
る初期設定された信号に対する読み出しアドレスの値を
位相差分だけ補正するようにした。これにより、記憶手
段３のメモリ長をｎとすると、従来の２倍の２×（ｎ−
２）の位相差を補正することができ、また、ある位相差
を補正するとき必要なメモリ領域は従来の１／２とな
り、回路面積を減らすことが可能となる。
とが可能であり、また、回路面積の縮小化を図ることが
可能な論理回路を提供する。 【構成】 本発明は、２つの信号の位相差の先後を先後
判定回路５により判定し、初期アドレス設定回路６によ
り先後判定回路５の判定結果に基づいて書き込み・読み
出し処理回路４における２つの信号の書き込みアドレス
と、読み出しアドレスを相対的に１つ前後させる初期設
定を行い、読み出しアドレス設定回路７により複数の信
号の位相差を求め書き込み・読み出し処理回路４におけ
る初期設定された信号に対する読み出しアドレスの値を
位相差分だけ補正するようにした。これにより、記憶手
段３のメモリ長をｎとすると、従来の２倍の２×（ｎ−
２）の位相差を補正することができ、また、ある位相差
を補正するとき必要なメモリ領域は従来の１／２とな
り、回路面積を減らすことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の信号の位相差を
補正する論理回路に関する。
補正する論理回路に関する。
【０００２】
【従来の技術】時系列的に入力する位相差を有する２種
類の信号をａ，ｂとしたとき、信号ａと信号ｂの位相差
を補正する従来の論理回路では、各信号ａ，ｂの先頭位
置を示す各フレームパルスを位相差を吸収するための各
々のメモリへクロック信号に同期して順次書き込み、ま
た、順次読み出して、信号ａの最初のフレームパルスと
信号ｂの最初のフレームパルスとによりこれら両信号
ａ，ｂの位相差を検出し、ついで信号ａの次のフレーム
パルスで位相補正を行うようにしている。
類の信号をａ，ｂとしたとき、信号ａと信号ｂの位相差
を補正する従来の論理回路では、各信号ａ，ｂの先頭位
置を示す各フレームパルスを位相差を吸収するための各
々のメモリへクロック信号に同期して順次書き込み、ま
た、順次読み出して、信号ａの最初のフレームパルスと
信号ｂの最初のフレームパルスとによりこれら両信号
ａ，ｂの位相差を検出し、ついで信号ａの次のフレーム
パルスで位相補正を行うようにしている。
【０００３】この場合、位相差を吸収するためのメモリ
のアドレス値が０から２ｍ−１（アドレス長が２ｍ）で
あるとすると、書き込み動作を０アドレスから行い、読
み出し動作をｍアドレスから行っているのが通常であ
る。また、位相補正は位相差分だけ読み出しアドレスを
進めたり，戻したりして行われているので、補正できる
位相差は読み出しアドレスを進める方向にｍ−１、戻す
方向にｍ−１、合計２ｍ−２となる。
のアドレス値が０から２ｍ−１（アドレス長が２ｍ）で
あるとすると、書き込み動作を０アドレスから行い、読
み出し動作をｍアドレスから行っているのが通常であ
る。また、位相補正は位相差分だけ読み出しアドレスを
進めたり，戻したりして行われているので、補正できる
位相差は読み出しアドレスを進める方向にｍ−１、戻す
方向にｍ−１、合計２ｍ−２となる。
【０００４】
【発明が解決しようとする課題】従来の論理回路は、上
述のごとく、位相差を吸収するメモリのアドレス長を２
ｍとすると、２ｍ−２の位相差しか補正することができ
ないので、より大きい位相差を有する信号間の位相補正
を行うためには位相差を吸収するメモリのアドレス長を
大きくする必要があり、必然的に回路面積が大きくなっ
てしまうという問題があった。
述のごとく、位相差を吸収するメモリのアドレス長を２
ｍとすると、２ｍ−２の位相差しか補正することができ
ないので、より大きい位相差を有する信号間の位相補正
を行うためには位相差を吸収するメモリのアドレス長を
大きくする必要があり、必然的に回路面積が大きくなっ
てしまうという問題があった。
【０００５】本発明は上記事情に基づいてなされたもの
であり、位相差を吸収するメモリのアドレス長を変える
ことなく従来の２倍の位相差を補正することが可能であ
り、また、ある位相差を補正するとき必要なメモリ領域
を従来に比べ１／２にでき回路面積の縮小化を図ること
が可能な論理回路を提供することを目的とする。
であり、位相差を吸収するメモリのアドレス長を変える
ことなく従来の２倍の位相差を補正することが可能であ
り、また、ある位相差を補正するとき必要なメモリ領域
を従来に比べ１／２にでき回路面積の縮小化を図ること
が可能な論理回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の論理回路は、複数の信号の位相差を補正する
論理回路において、前記複数の信号のうち基準となる信
号を記憶する第１記憶手段と、この基準となる信号とは
異なる他の信号を記憶する第２記憶手段と、前記基準と
なる信号の位相と他の信号の位相を比較判断し、その結
果を示す出力信号を発する前後判定手段と、前記前後判
定手段の出力信号を受け、前記他の信号の位相が基準と
なる信号の位相より進んでいるときには前記第１及び第
２記憶手段の書き込みアドレスに対して読み出しアドレ
スを１つ前の値にずらす初期設定を行い、前記他の信号
の位相が遅れているときには前記第１及び第２記憶手段
の書き込みアドレスに対して読み出しアドレスを１つ後
の値にずらす初期設定を行なう初期アドレス設定手段
と、初期設定された前記第１及び第２記憶手段から基準
となる信号と他の信号とを読み出し、両信号の位相差の
量を検出してその位相差を零にするように第２記憶手段
の読み出しアドレスを補正する読み出しアドレス設定手
段とを設けたことを特徴とするものである。
に本発明の論理回路は、複数の信号の位相差を補正する
論理回路において、前記複数の信号のうち基準となる信
号を記憶する第１記憶手段と、この基準となる信号とは
異なる他の信号を記憶する第２記憶手段と、前記基準と
なる信号の位相と他の信号の位相を比較判断し、その結
果を示す出力信号を発する前後判定手段と、前記前後判
定手段の出力信号を受け、前記他の信号の位相が基準と
なる信号の位相より進んでいるときには前記第１及び第
２記憶手段の書き込みアドレスに対して読み出しアドレ
スを１つ前の値にずらす初期設定を行い、前記他の信号
の位相が遅れているときには前記第１及び第２記憶手段
の書き込みアドレスに対して読み出しアドレスを１つ後
の値にずらす初期設定を行なう初期アドレス設定手段
と、初期設定された前記第１及び第２記憶手段から基準
となる信号と他の信号とを読み出し、両信号の位相差の
量を検出してその位相差を零にするように第２記憶手段
の読み出しアドレスを補正する読み出しアドレス設定手
段とを設けたことを特徴とするものである。
【０００７】
【作用】以下に前記論理回路の作用を説明する。この論
理回路に位相差を有する複数の信号が入力すると、先後
判定手段は、その複数の信号の位相の先後を判定し、判
定結果を初期アドレス設定手段に送る。初期アドレス設
定手段は、先後判定手段の判定結果に基づき前記第１及
び第２記憶手段の書き込みアドレスに対する読み出しア
ドレスを相対的に１つ前後させる初期設定を行う。一
方、前記読み出しアドレス設定手段は、前記二つの信号
の位相差を求め、第２記憶手段の読み出しアドレスを補
正する。これにより、二つの信号は、位相差が吸収され
た状態で、即ち、同じタイミングで出力されることにな
る。
理回路に位相差を有する複数の信号が入力すると、先後
判定手段は、その複数の信号の位相の先後を判定し、判
定結果を初期アドレス設定手段に送る。初期アドレス設
定手段は、先後判定手段の判定結果に基づき前記第１及
び第２記憶手段の書き込みアドレスに対する読み出しア
ドレスを相対的に１つ前後させる初期設定を行う。一
方、前記読み出しアドレス設定手段は、前記二つの信号
の位相差を求め、第２記憶手段の読み出しアドレスを補
正する。これにより、二つの信号は、位相差が吸収され
た状態で、即ち、同じタイミングで出力されることにな
る。
【０００８】この結果、第２記憶手段のアドレス長をｍ
とするとき、位相を進める方向に（ｎ−２）、位相を遅
らせる方向に（ｎ−２）、合計２×（ｎ−２）の範囲で
位相補正が可能となり、従来の２倍の位相差を補正する
ことができる。他方、ある一定の位相差を補正するとき
に必要な記憶手段のアドレス長さは従来例の１／２で済
むことになり回路面積の縮小を図ることができる。
とするとき、位相を進める方向に（ｎ−２）、位相を遅
らせる方向に（ｎ−２）、合計２×（ｎ−２）の範囲で
位相補正が可能となり、従来の２倍の位相差を補正する
ことができる。他方、ある一定の位相差を補正するとき
に必要な記憶手段のアドレス長さは従来例の１／２で済
むことになり回路面積の縮小を図ることができる。
【０００９】
【実施例】以下に本発明の実施例を詳細に説明する。図
１に示す論理回路１は、第１，第２のフレーム信号Ｉ
ａ，Ｉｂが書き込まれるアドレス長ｎの第１，第２のメ
モリ２ａ，２ｂとからなる記憶手段３と、この記憶手段
３に対する第１，第２のフレーム信号Ｉａ，Ｉｂの書き
込み処理、読み出し処理を行う書き込み・読み出し処理
回路４と、第１，第２のフレーム信号Ｉａ，Ｉｂの位相
の先後を判定する先後判定回路５と、この先後判定回路
５の判定結果に基づき前記書き込み・読み出し処理回路
４における第１，第２のフレーム信号Ｉａ，Ｉｂの書き
込みアドレスに対する読み出しアドレスを相対的に１つ
前後させる初期設定を行う初期アドレス設定回路６と、
第１及び第２のメモリから第１，第２のフレーム信号Ｉ
ａ，Ｉｂを読み出し、両者の位相差を求め書き込み・読
み出し処理回路４における初期設定された第２のフレー
ム信号Ｉｂに対する読み出しアドレスの値を位相差分だ
け補正する設定を行う読み出しアドレス設定回路７とを
具備している。
１に示す論理回路１は、第１，第２のフレーム信号Ｉ
ａ，Ｉｂが書き込まれるアドレス長ｎの第１，第２のメ
モリ２ａ，２ｂとからなる記憶手段３と、この記憶手段
３に対する第１，第２のフレーム信号Ｉａ，Ｉｂの書き
込み処理、読み出し処理を行う書き込み・読み出し処理
回路４と、第１，第２のフレーム信号Ｉａ，Ｉｂの位相
の先後を判定する先後判定回路５と、この先後判定回路
５の判定結果に基づき前記書き込み・読み出し処理回路
４における第１，第２のフレーム信号Ｉａ，Ｉｂの書き
込みアドレスに対する読み出しアドレスを相対的に１つ
前後させる初期設定を行う初期アドレス設定回路６と、
第１及び第２のメモリから第１，第２のフレーム信号Ｉ
ａ，Ｉｂを読み出し、両者の位相差を求め書き込み・読
み出し処理回路４における初期設定された第２のフレー
ム信号Ｉｂに対する読み出しアドレスの値を位相差分だ
け補正する設定を行う読み出しアドレス設定回路７とを
具備している。
【００１０】前記書き込み・読み出し処理回路４は、第
１のメモリ２ａに対して書き込みアドレスを送る第１の
書き込みカウンタ８ａ及び読み出しアドレスを送る第１
の読み出しカウンタ９ａと、第２のメモリ２ｂに対して
書き込みアドレスを送る第２の書き込みカウンタ８ｂ及
び読み出しアドレスを送る第２の読み出しカウンタ９ｂ
とを具備している。
１のメモリ２ａに対して書き込みアドレスを送る第１の
書き込みカウンタ８ａ及び読み出しアドレスを送る第１
の読み出しカウンタ９ａと、第２のメモリ２ｂに対して
書き込みアドレスを送る第２の書き込みカウンタ８ｂ及
び読み出しアドレスを送る第２の読み出しカウンタ９ｂ
とを具備している。
【００１１】先後判定回路５は、第１，第２のメモリ２
ａ，２ｂを介して第１，第２のフレーム信号Ｉａ，Ｉｂ
を取り込み、これら信号Ｉａ，Ｉｂの先後を判定して判
定結果を初期アドレス設定回路６に送る。
ａ，２ｂを介して第１，第２のフレーム信号Ｉａ，Ｉｂ
を取り込み、これら信号Ｉａ，Ｉｂの先後を判定して判
定結果を初期アドレス設定回路６に送る。
【００１２】初期アドレス設定回路６は、第１，第２の
書き込みカウンタ８ａ，８ｂに対して書き込みアドレス
制御信号ＯW を送る。また、初期アドレス設定回路６
は、第１，第２の読み出しカウンタ９ａ，９ｂに対して
読み出しアドレス制御信号ＯRを送る。この読み出しア
ドレス制御信号ＯR は、第１，第２のフレーム信号Ｉ
ａ，Ｉｂの先後に応じて読み出しアドレスを書き込みア
ドレスに対して相対的に１つ前後させるためのものであ
る。さらに、初期アドレス設定回路６は、書き込み・読
み出し処理回路４における書き込み処理、読み出し処理
のタイミングを設定するタイミング信号ＯT を送出す
る。
書き込みカウンタ８ａ，８ｂに対して書き込みアドレス
制御信号ＯW を送る。また、初期アドレス設定回路６
は、第１，第２の読み出しカウンタ９ａ，９ｂに対して
読み出しアドレス制御信号ＯRを送る。この読み出しア
ドレス制御信号ＯR は、第１，第２のフレーム信号Ｉ
ａ，Ｉｂの先後に応じて読み出しアドレスを書き込みア
ドレスに対して相対的に１つ前後させるためのものであ
る。さらに、初期アドレス設定回路６は、書き込み・読
み出し処理回路４における書き込み処理、読み出し処理
のタイミングを設定するタイミング信号ＯT を送出す
る。
【００１３】読み出しアドレス設定回路７は、第１，第
２のメモリ２ａ，２ｂを介して第１，第２のフレーム信
号Ｉａ，Ｉｂを取り込み、これらの位相差の量（例え
ば、基準クロックに換算して整数個分）を検出しこれに
応じた補正信号を第２の読み出しカウンタ９ｂに送る。
２のメモリ２ａ，２ｂを介して第１，第２のフレーム信
号Ｉａ，Ｉｂを取り込み、これらの位相差の量（例え
ば、基準クロックに換算して整数個分）を検出しこれに
応じた補正信号を第２の読み出しカウンタ９ｂに送る。
【００１４】次に、論理回路１の動作を図２をも参照し
て説明する。第１，第２のフレーム信号Ｉａ，Ｉｂが、
位相差「４」（基準クロックに換算して４個分）をもっ
て、かつ、図２の左側部に示すように第１のフレーム信
号Ｉａが先に、第２のフレーム信号Ｉｂが後に入力する
と、先後判定回路５は、第１，第２のメモリ２ａ，２ｂ
を介して第１，第２のフレーム信号Ｉａ，Ｉｂを取り込
み、これらの先後を判定し、第１のフレーム信号Ｉａが
先である旨の判定結果を初期アドレス設定回路６に送
る。
て説明する。第１，第２のフレーム信号Ｉａ，Ｉｂが、
位相差「４」（基準クロックに換算して４個分）をもっ
て、かつ、図２の左側部に示すように第１のフレーム信
号Ｉａが先に、第２のフレーム信号Ｉｂが後に入力する
と、先後判定回路５は、第１，第２のメモリ２ａ，２ｂ
を介して第１，第２のフレーム信号Ｉａ，Ｉｂを取り込
み、これらの先後を判定し、第１のフレーム信号Ｉａが
先である旨の判定結果を初期アドレス設定回路６に送
る。
【００１５】初期アドレス設定回路６は、先後判定回路
５の判定結果に基づき、書き込み・読み出し処理回路４
に書き込みアドレス制御信号ＯW 、読み出しアドレス制
御信号ＯR 、タイミング信号ＯT を送り、書き込み・読
み出し処理回路４における第１，第２の書き込みカウン
タ８ａ，８ｂによる書き込みアドレスを０番地に、第
１，第２の読み出しカウンタ９ａ，９ｂによる読み出し
アドレスを、０番地の１つ後の１番地に各々設定する。
５の判定結果に基づき、書き込み・読み出し処理回路４
に書き込みアドレス制御信号ＯW 、読み出しアドレス制
御信号ＯR 、タイミング信号ＯT を送り、書き込み・読
み出し処理回路４における第１，第２の書き込みカウン
タ８ａ，８ｂによる書き込みアドレスを０番地に、第
１，第２の読み出しカウンタ９ａ，９ｂによる読み出し
アドレスを、０番地の１つ後の１番地に各々設定する。
【００１６】次に、次段の第１，第２のフレーム信号Ｉ
ａ，Ｉｂが入力すると、読み出しアドレス設定回路７
は、第１，第２のフレーム信号の位相差「４」を求め、
書き込み・読み出し処理回路４における第２の読み出し
カウンタ９ｂの初期設定された読み出しアドレスの値を
＋４だけ進める。この場合、第１，第２のメモリ２ａ，
２ｂのアドレス長をｎ＝５、アドレスを０，１，２，
３，４としておくと、読み出しアドレス設定回路７によ
り第２の読み出しカウンタ９ｂによる読み出しアドレス
の値は０番地となる。
ａ，Ｉｂが入力すると、読み出しアドレス設定回路７
は、第１，第２のフレーム信号の位相差「４」を求め、
書き込み・読み出し処理回路４における第２の読み出し
カウンタ９ｂの初期設定された読み出しアドレスの値を
＋４だけ進める。この場合、第１，第２のメモリ２ａ，
２ｂのアドレス長をｎ＝５、アドレスを０，１，２，
３，４としておくと、読み出しアドレス設定回路７によ
り第２の読み出しカウンタ９ｂによる読み出しアドレス
の値は０番地となる。
【００１７】この状態で、位相差「４」を有するさらに
次の第１，第２のフレーム信号Ｉａ，Ｉｂが入力する
と、この第１，第２のフレーム信号Ｉａ，Ｉｂは、初期
設定された書き込みアドレス０番地の位置に書き込まれ
るが、第１，第２のフレーム信号Ｉａ，Ｉｂに対する読
み出しアドレスは、上述したように第１の読み出しカウ
ンタ９ａでは１番地、第２の読み出しカウンタ９ｂでは
０番地となっているので、両カウンタ９ａ，９ｂの読み
出しアドレスの相違により第１，第２のフレーム信号Ｉ
ａ，Ｉｂの位相差「４」が吸収された状態になり、この
結果、第１，第２のメモリ２ａ，２ｂから位相差の無い
同じタイミングの出力信号ＯA ，ＯB が出力される。
次の第１，第２のフレーム信号Ｉａ，Ｉｂが入力する
と、この第１，第２のフレーム信号Ｉａ，Ｉｂは、初期
設定された書き込みアドレス０番地の位置に書き込まれ
るが、第１，第２のフレーム信号Ｉａ，Ｉｂに対する読
み出しアドレスは、上述したように第１の読み出しカウ
ンタ９ａでは１番地、第２の読み出しカウンタ９ｂでは
０番地となっているので、両カウンタ９ａ，９ｂの読み
出しアドレスの相違により第１，第２のフレーム信号Ｉ
ａ，Ｉｂの位相差「４」が吸収された状態になり、この
結果、第１，第２のメモリ２ａ，２ｂから位相差の無い
同じタイミングの出力信号ＯA ，ＯB が出力される。
【００１８】他方、第１，第２のフレーム信号Ｉａ，Ｉ
ｂが、位相差「４」（基準クロックに換算して４個分）
をもって、かつ、図２の右側部に示すように第２のフレ
ーム信号Ｉｂが先に、第１のフレーム信号Ｉａが後に入
力すると、先後判定回路５は、第１，第２のメモリ２
ａ，２ｂを介して第１，第２のフレーム信号Ｉａ，Ｉｂ
を取り込み、これらの先後を判定し、第２のフレーム信
号Ｉｂが先である旨の判定結果を初期アドレス設定回路
６に送る。
ｂが、位相差「４」（基準クロックに換算して４個分）
をもって、かつ、図２の右側部に示すように第２のフレ
ーム信号Ｉｂが先に、第１のフレーム信号Ｉａが後に入
力すると、先後判定回路５は、第１，第２のメモリ２
ａ，２ｂを介して第１，第２のフレーム信号Ｉａ，Ｉｂ
を取り込み、これらの先後を判定し、第２のフレーム信
号Ｉｂが先である旨の判定結果を初期アドレス設定回路
６に送る。
【００１９】初期アドレス設定回路６は、先後判定回路
５の判定結果に基づき、書き込み・読み出し処理回路４
に書き込みアドレス制御信号ＯW 、読み出しアドレス制
御信号ＯR 、タイミング信号ＯT を送り、書き込み・読
み出し処理回路４における第１，第２の書き込みカウン
タ８ａ，８ｂによる書き込みアドレスを０番地に、第
１，第２の読み出しカウンタ９ａ，９ｂによる読み出し
アドレスを０番地の１つ前の４番地に各々設定する。
５の判定結果に基づき、書き込み・読み出し処理回路４
に書き込みアドレス制御信号ＯW 、読み出しアドレス制
御信号ＯR 、タイミング信号ＯT を送り、書き込み・読
み出し処理回路４における第１，第２の書き込みカウン
タ８ａ，８ｂによる書き込みアドレスを０番地に、第
１，第２の読み出しカウンタ９ａ，９ｂによる読み出し
アドレスを０番地の１つ前の４番地に各々設定する。
【００２０】次に、次段の第１，第２のフレーム信号Ｉ
ａ，Ｉｂが入力すると、読み出しアドレス設定回路７
は、第１，第２のフレーム信号Ｉａ，Ｉｂの位相差
「４」を求め、書き込み・読み出し処理回路４における
第２の読み出しカウンタ９ｂの初期設定された読み出し
アドレスの値を４番地だけ遅らせる。この場合、第１，
第２のメモリ２ａ，２ｂのアドレス長をｎ＝５、アドレ
スを０，１，２，３，４とすると、読み出しアドレス設
定回路７により第２の読み出しカウンタ９ｂによる読み
出しアドレスの値は０番地となる。
ａ，Ｉｂが入力すると、読み出しアドレス設定回路７
は、第１，第２のフレーム信号Ｉａ，Ｉｂの位相差
「４」を求め、書き込み・読み出し処理回路４における
第２の読み出しカウンタ９ｂの初期設定された読み出し
アドレスの値を４番地だけ遅らせる。この場合、第１，
第２のメモリ２ａ，２ｂのアドレス長をｎ＝５、アドレ
スを０，１，２，３，４とすると、読み出しアドレス設
定回路７により第２の読み出しカウンタ９ｂによる読み
出しアドレスの値は０番地となる。
【００２１】この状態で、位相差「４」を有するさらに
次の第１，第２のフレーム信号Ｉａ，Ｉｂが入力する
と、この第１，第２のフレーム信号Ｉａ，Ｉｂは、初期
設定された書き込みアドレス０番地の位置に書き込まれ
るが、第１，第２のフレーム信号Ｉａ，Ｉｂに対する読
み出しアドレスは、上述したように第１の読み出しカウ
ンタ９ａにおいて４番地、第２の読み出しカウンタ９ｂ
において０番地となっているので、両カウンタ９ａ，９
ｂの読み出しアドレスの相違により第１，第２のフレー
ム信号Ｉａ，Ｉｂの位相差「４」が吸収された状態にな
り、この結果、第１，第２のメモリ２ａ，２ｂから位相
差の無い同じタイミングの出力信号ＯA ，ＯB が出力さ
れる。
次の第１，第２のフレーム信号Ｉａ，Ｉｂが入力する
と、この第１，第２のフレーム信号Ｉａ，Ｉｂは、初期
設定された書き込みアドレス０番地の位置に書き込まれ
るが、第１，第２のフレーム信号Ｉａ，Ｉｂに対する読
み出しアドレスは、上述したように第１の読み出しカウ
ンタ９ａにおいて４番地、第２の読み出しカウンタ９ｂ
において０番地となっているので、両カウンタ９ａ，９
ｂの読み出しアドレスの相違により第１，第２のフレー
ム信号Ｉａ，Ｉｂの位相差「４」が吸収された状態にな
り、この結果、第１，第２のメモリ２ａ，２ｂから位相
差の無い同じタイミングの出力信号ＯA ，ＯB が出力さ
れる。
【００２２】尚、第１，第２のフレーム信号Ｉａ，Ｉｂ
が、図２の中央部に示すように、同じタイミングで入力
した場合には、タイミング信号ＯT は出力されず、この
結果、書き込み・読み出し処理回路４はそれまでの状態
を維持する。
が、図２の中央部に示すように、同じタイミングで入力
した場合には、タイミング信号ＯT は出力されず、この
結果、書き込み・読み出し処理回路４はそれまでの状態
を維持する。
【００２３】このようにして、記憶手段３のアドレス長
をｎとするとき、位相を進める方向に（ｎ−２）、位相
を遅らせる方向に（ｎ−２）、合計２×（ｎ−２）の範
囲で位相補正が可能となり、従来の２倍の位相差を補正
することができる。他方、ある一定の位相差を補正する
とき必要なメモリのアドレス長ｎは従来例の１／２で済
むことになり回路面積の縮小を図ることができる。本発
明は、上述した実施例の他、その要旨の範囲内で種々の
変形が可能である。例えば、上記の実施例では二つの信
号の位相差を補正する場合について説明したが、本発明
は３つ以上の位相差を有する信号を一の信号の位相に一
致させることができる。
をｎとするとき、位相を進める方向に（ｎ−２）、位相
を遅らせる方向に（ｎ−２）、合計２×（ｎ−２）の範
囲で位相補正が可能となり、従来の２倍の位相差を補正
することができる。他方、ある一定の位相差を補正する
とき必要なメモリのアドレス長ｎは従来例の１／２で済
むことになり回路面積の縮小を図ることができる。本発
明は、上述した実施例の他、その要旨の範囲内で種々の
変形が可能である。例えば、上記の実施例では二つの信
号の位相差を補正する場合について説明したが、本発明
は３つ以上の位相差を有する信号を一の信号の位相に一
致させることができる。
【００２４】
【発明の効果】以上説明した本発明によれば、記憶手段
のメモリ長をｎとすると、従来の２倍の２×（ｎ−２）
の位相差を補正することができ、また、ある位相差を補
正するときに必要なメモリ領域は従来の１／２となり、
回路面積を減らすことが可能な論理回路を提供すること
ができる。
のメモリ長をｎとすると、従来の２倍の２×（ｎ−２）
の位相差を補正することができ、また、ある位相差を補
正するときに必要なメモリ領域は従来の１／２となり、
回路面積を減らすことが可能な論理回路を提供すること
ができる。
【図１】本発明の論理回路の実施例を示すブロック図で
ある。
ある。
【図２】本実施例の論理回路における信号処理の状態を
示す説明図である。
示す説明図である。
１ 論理回路 ２ａ，２ｂ 第１，第２のメモリ ３ 記憶手段 ４ 書き込み・読み出し処理回路 ５ 先後判定回路 ６ 初期アドレス設定回路 ７ 読み出しアドレス設定回路
Claims (1)
- 【請求項１】 複数の信号の位相差を補正する論理回路
において、前記複数の信号のうち基準となる信号を記憶
する第１記憶手段と、この基準となる信号とは異なる他
の信号を記憶する第２記憶手段と、前記基準となる信号
の位相と他の信号の位相を比較判断し、その結果を示す
出力信号を発する前後判定手段と、前記前後判定手段の
出力信号を受け、前記他の信号の位相が前記基準となる
信号の位相より進んでいるときには前記第１及び第２記
憶手段の書き込みアドレスに対して読み出しアドレスを
１つ前の値にずらす初期設定を行い、前記他の信号の位
相が遅れているときには前記第１及び第２記憶手段の書
き込みアドレスに対して読み出しアドレスを１つ後の値
にずらす初期設定を行なう初期アドレス設定手段と、初
期設定された前記第１及び第２記憶手段から基準となる
信号と他の信号とを読み出し、両信号の位相差の量を検
出してその位相差を零にするように第２記憶手段の読み
出しアドレスを補正する読み出しアドレス設定手段とを
設けたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239038A JPH0669773A (ja) | 1992-08-14 | 1992-08-14 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239038A JPH0669773A (ja) | 1992-08-14 | 1992-08-14 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669773A true JPH0669773A (ja) | 1994-03-11 |
Family
ID=17038960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239038A Pending JPH0669773A (ja) | 1992-08-14 | 1992-08-14 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669773A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178037A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 位相整合回路 |
| JPH02192240A (ja) * | 1988-10-17 | 1990-07-30 | Fujitsu Ltd | 伝送遅延補正方式 |
| JPH0448839A (ja) * | 1990-06-16 | 1992-02-18 | Fujitsu Ltd | 受信データ同期回路 |
-
1992
- 1992-08-14 JP JP4239038A patent/JPH0669773A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178037A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 位相整合回路 |
| JPH02192240A (ja) * | 1988-10-17 | 1990-07-30 | Fujitsu Ltd | 伝送遅延補正方式 |
| JPH0448839A (ja) * | 1990-06-16 | 1992-02-18 | Fujitsu Ltd | 受信データ同期回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |