JPH067553B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH067553B2 JPH067553B2 JP58247763A JP24776383A JPH067553B2 JP H067553 B2 JPH067553 B2 JP H067553B2 JP 58247763 A JP58247763 A JP 58247763A JP 24776383 A JP24776383 A JP 24776383A JP H067553 B2 JPH067553 B2 JP H067553B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- breakdown voltage
- concentration
- epitaxial growth
- growth layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 本発明は、サージ破壊を防止するために降伏電圧を低下
させたダイオードを具備するバイポーラ型の半導体装置
に関するものである。
させたダイオードを具備するバイポーラ型の半導体装置
に関するものである。
バイポーラ型の集積回路（以下、ＩＣと呼ぶ。）では、
エピタキシャル成長層とアイソレーション領域との間の
耐圧が、設計上所定の値となるようにエピタキシャル成
長層の抵抗が選ばれる。
エピタキシャル成長層とアイソレーション領域との間の
耐圧が、設計上所定の値となるようにエピタキシャル成
長層の抵抗が選ばれる。
例えば、ラテラル・バーチカル型のｐｎｐトランジスタ
でコレクタ接地型のものは、そのラテラル・トランジス
タのベース領域にエピタキシャル成長層を使用し、コレ
クタをアイソレーション領域と同電位としているため
に、サージ電圧によって、そのベース・コレクタ間（即
ち、エピタキシャル層とアイソレーション領域との界
面）のｐｎ接合部分が焼損することが多い。
でコレクタ接地型のものは、そのラテラル・トランジス
タのベース領域にエピタキシャル成長層を使用し、コレ
クタをアイソレーション領域と同電位としているため
に、サージ電圧によって、そのベース・コレクタ間（即
ち、エピタキシャル層とアイソレーション領域との界
面）のｐｎ接合部分が焼損することが多い。
ところで、ここでＩＣにおけるダイオード（ｐｎ接合部
分）のサージ破壊について考えてみる。第１図(a)はそ
の試験回路を示すもので、電圧Ｖの電源によりコンデン
サＣ（２００ＰＦ）をその電圧Ｖまで充電し、この後ス
イッチＳＷを破線側に切り換えて、そのコンデンサＣの
電圧Ｖを試験用のダイオードＤに印加すると、第１図
(b)に示す等価回路となり、電流Ｉが流れる。ＶＲはダ
イオードの降伏電圧、ｒは内部抵抗である。ダイオード
Ｄに加わるパワーＷは（Ｗ＝Ｉ・ＶＲであるから）、 Ｗ＝［（１／ｒ）（Ｖ−ＶＲ）（１−ｅ-t/cr）］ＶＲ
…(1) となるが、簡単のため電流波形をデジタル関数的に近似
して、 Ｗ＝［（１／ｒ）（Ｖ−ＶＲ）ＶＲ・Ａ …(2) としてみる。
分）のサージ破壊について考えてみる。第１図(a)はそ
の試験回路を示すもので、電圧Ｖの電源によりコンデン
サＣ（２００ＰＦ）をその電圧Ｖまで充電し、この後ス
イッチＳＷを破線側に切り換えて、そのコンデンサＣの
電圧Ｖを試験用のダイオードＤに印加すると、第１図
(b)に示す等価回路となり、電流Ｉが流れる。ＶＲはダ
イオードの降伏電圧、ｒは内部抵抗である。ダイオード
Ｄに加わるパワーＷは（Ｗ＝Ｉ・ＶＲであるから）、 Ｗ＝［（１／ｒ）（Ｖ−ＶＲ）（１−ｅ-t/cr）］ＶＲ
…(1) となるが、簡単のため電流波形をデジタル関数的に近似
して、 Ｗ＝［（１／ｒ）（Ｖ−ＶＲ）ＶＲ・Ａ …(2) としてみる。
パワーＷが、ある形状のダイオードがサージ破壊するエ
ネルギーであるとすると、このパワーＷを固定して、電
圧ＶとＶＲとの関係を調べてみる。(2)式から、 （Ｖ−ＶＲ）ＶＲ＝ｒ・Ｗ／Ａ＝Ｂ
…(3) として、Ｂを見掛け上のパワーとすると、 Ｖ＝ＶＲ＋Ｂ／ＶＲ …(4) である。ここで、この(4)式をグラフで表すと、第２図
に示すようになる。そして、(4)式の両辺をＶＲで微分
すると、 ｄＶ／ｄＶＲ＝１−Ｂ／ＶＲ ２ …(5) となる。よって、 のときに電圧Ｖが最小値となる。そして、この(6)式を
(4)式に代入すれば、この最小値のときの電圧Ｖが判明
する。この電圧Ｖは、 であり、また、 Ｖ＝２ＶＲ …(8) である。
ネルギーであるとすると、このパワーＷを固定して、電
圧ＶとＶＲとの関係を調べてみる。(2)式から、 （Ｖ−ＶＲ）ＶＲ＝ｒ・Ｗ／Ａ＝Ｂ
…(3) として、Ｂを見掛け上のパワーとすると、 Ｖ＝ＶＲ＋Ｂ／ＶＲ …(4) である。ここで、この(4)式をグラフで表すと、第２図
に示すようになる。そして、(4)式の両辺をＶＲで微分
すると、 ｄＶ／ｄＶＲ＝１−Ｂ／ＶＲ ２ …(5) となる。よって、 のときに電圧Ｖが最小値となる。そして、この(6)式を
(4)式に代入すれば、この最小値のときの電圧Ｖが判明
する。この電圧Ｖは、 であり、また、 Ｖ＝２ＶＲ …(8) である。
即ち、コンデンサＣの容量、内部抵抗ｒ、及びダイオー
ドＤに印加するパワーＷを一定とすると、つまり見掛け
上のパワーＢを一定とすると、サージ破壊電圧は、降伏
電圧ＶＲの２倍のときに最小ということになり、このと
きの降伏電圧 である。この降伏電圧 よりも小さくても或いは大きくてもサージ破壊電圧は大
きくなる。
ドＤに印加するパワーＷを一定とすると、つまり見掛け
上のパワーＢを一定とすると、サージ破壊電圧は、降伏
電圧ＶＲの２倍のときに最小ということになり、このと
きの降伏電圧 である。この降伏電圧 よりも小さくても或いは大きくてもサージ破壊電圧は大
きくなる。
これは、降伏電圧ＶＲが大きくなれば、ダイオードに流
れる電流が減少し、一方その降伏電圧ＶＲが小さくなれ
ば、ダイオードにかかる電圧が小さくなるので、ダイオ
ードに消費されるパワーが小さくなるからと考えられ
る。
れる電流が減少し、一方その降伏電圧ＶＲが小さくなれ
ば、ダイオードにかかる電圧が小さくなるので、ダイオ
ードに消費されるパワーが小さくなるからと考えられ
る。
したがって、サージ破壊電圧を上げるには、降伏電圧Ｖ
Ｒを上げるか、又は下げるかすれば良い。つまり、ダイ
オードにはもともと壊れ易い降伏電圧ＶＲがあるという
ことを示しているのである。
Ｒを上げるか、又は下げるかすれば良い。つまり、ダイ
オードにはもともと壊れ易い降伏電圧ＶＲがあるという
ことを示しているのである。
一般にこの降伏電圧ＶＲを上げるのは設計上難しいの
で、降伏電圧ＶＲを下げることを考える。どれだけ下げ
ればどのような効果があるかを、以下に示す。(2)式を
Ｗ−ＶＲの関係で示したのが、第３図である。
で、降伏電圧ＶＲを下げることを考える。どれだけ下げ
ればどのような効果があるかを、以下に示す。(2)式を
Ｗ−ＶＲの関係で示したのが、第３図である。
さて、サージ破壊電圧Ｖｏよりも大きなサージ破壊電圧
Ｖ’を得る降伏電圧ＶＲ’を求める。第３図のように
Ｖ’＞Ｖｏであるから、一点鎖線のようなグラフが描け
る。Ｗｏが同じダイオードを考えているので、縦軸とＷ
ｏで交わる二点鎖線との交点ＶＲ’、ＶＲ”が求めるダ
イオードの降伏電圧である。上にも述べたように、
ＶＲ’となる。
Ｖ’を得る降伏電圧ＶＲ’を求める。第３図のように
Ｖ’＞Ｖｏであるから、一点鎖線のようなグラフが描け
る。Ｗｏが同じダイオードを考えているので、縦軸とＷ
ｏで交わる二点鎖線との交点ＶＲ’、ＶＲ”が求めるダ
イオードの降伏電圧である。上にも述べたように、
ＶＲ’となる。
ｒ・Ｗｏ／Ａ＝（Ｖ’−ＶＲ’）ＶＲ’ …(9) となるので、二次方程式となる。
ＶＲ’２−Ｖ’・ＶＲ’＋ｒ・Ｗｏ／Ａ＝０ ここで、ｒ・Ｗｏ／Ａ＝Ｖｏ２／４であるから、 低い方をとるので、 もし、Ｖ’をＶｏの２倍にするには、Ｖ’＝２Ｖｏとし
て計算すれば、この式(11)から、 Ｖ’Ｒ＝1/2（０．２７Ｖｏ）＝０．２７ＶＲ …(12) となる。つまり、もとの降伏電圧の０．２７倍のダイオ
ードにすれば良い。
て計算すれば、この式(11)から、 Ｖ’Ｒ＝1/2（０．２７Ｖｏ）＝０．２７ＶＲ …(12) となる。つまり、もとの降伏電圧の０．２７倍のダイオ
ードにすれば良い。
更に、Ｖ’Ｒ＝1/2ＶＲとすると、同様にして、 Ｖ’＝１．２５Ｖｏ として、サージ破壊電圧が１．２５倍になるという結果
も導ける。
も導ける。
一般に、Ｖｏ＝２ＶＲでサージ破壊するとは限らない。
Ｗが小さければ、Ｖｏ＝２ＶＲに達する前に破壊するケ
ースもあり得る。
Ｗが小さければ、Ｖｏ＝２ＶＲに達する前に破壊するケ
ースもあり得る。
ＶＲをＶｏ＝２ＶＲを満足する値よりも大きくさせて破
壊するときは、第２図のＢ１／２＝ＶＲよりも右側のケ
ースになる。このときは、ＶＲを更に小さくしても、む
しろサージ破壊電圧Ｖはグラフの左下がりのカーブに乗
って小さくなり、逆効果となる。よって、降伏電圧ＶＲ
は大幅に下げた方が良い。例えば１／２ぐらいにするの
が良い。
壊するときは、第２図のＢ１／２＝ＶＲよりも右側のケ
ースになる。このときは、ＶＲを更に小さくしても、む
しろサージ破壊電圧Ｖはグラフの左下がりのカーブに乗
って小さくなり、逆効果となる。よって、降伏電圧ＶＲ
は大幅に下げた方が良い。例えば１／２ぐらいにするの
が良い。
以上内部抵抗ｒが一定の場合を説明したが、このｒの値
が大きいほど、サージ破壊電圧が大きくなることは明ら
かである。
が大きいほど、サージ破壊電圧が大きくなることは明ら
かである。
本発明は、以上のような点に鑑みてなされたもので、そ
の目的は、上記理論に沿ってサージ破壊電圧を向上させ
た半導体装置を提供することである。
の目的は、上記理論に沿ってサージ破壊電圧を向上させ
た半導体装置を提供することである。
以下、本発明の実施例について説明する。第４図はその
一実施例を示すコレクタ接地型のラテラル・トランジス
タの構造を示すものである。１はｐ型の低濃度のサブス
トレート、２はそのサブストレート１の上面に形成した
ｎ型の低濃度のエピタキシャル成長層で成るベース領
域、３はｐ型の高濃度のアイソレーション領域であり、
コレクタ接地の場合であるのでコレクタ領域として働
く。４はｐ型の高濃度のエミッタ領域、５はｎ型の高濃
度のベース取出領域である。また、６は絶縁保護被膜、
７はエミッタ電極、８はベース電極、９はアイソレーシ
ョン領域を接地電位にするための接地電極である。
一実施例を示すコレクタ接地型のラテラル・トランジス
タの構造を示すものである。１はｐ型の低濃度のサブス
トレート、２はそのサブストレート１の上面に形成した
ｎ型の低濃度のエピタキシャル成長層で成るベース領
域、３はｐ型の高濃度のアイソレーション領域であり、
コレクタ接地の場合であるのでコレクタ領域として働
く。４はｐ型の高濃度のエミッタ領域、５はｎ型の高濃
度のベース取出領域である。また、６は絶縁保護被膜、
７はエミッタ電極、８はベース電極、９はアイソレーシ
ョン領域を接地電位にするための接地電極である。
以上は通常のコレクタ接地型のラテラル・トランジスタ
の構造であり、この構造では前記したように、ベース領
域２とアイソレーション領域３との間のｐｎ接合部の降
伏電圧が高いので、サージに対して弱いという問題があ
った。
の構造であり、この構造では前記したように、ベース領
域２とアイソレーション領域３との間のｐｎ接合部の降
伏電圧が高いので、サージに対して弱いという問題があ
った。
本実施例では、上記構造に加えて、更にベース取出領域
５の下方におけるベース領域２とサブストレート１との
界面に、ｎ型の高濃度の埋込領域１０を形成し、またそ
の埋込領域１０の下面にｐ型の高濃度の埋込領域１１を
形成して、これらの両埋込領域１０、１１によりｐｎ接
合部を構成し、これがアイソレション領域３からは離れ
た位置とすなるように配置している。
５の下方におけるベース領域２とサブストレート１との
界面に、ｎ型の高濃度の埋込領域１０を形成し、またそ
の埋込領域１０の下面にｐ型の高濃度の埋込領域１１を
形成して、これらの両埋込領域１０、１１によりｐｎ接
合部を構成し、これがアイソレション領域３からは離れ
た位置とすなるように配置している。
従って、この構造によれば、両埋込領域１０、１１が共
に高濃度であるので、そこにおけるｐｎ接合の降伏電圧
は低くなり、またそのｐｎ接合部とアイソレーション領
域３との間は、低濃度のサブストレートを介して接続さ
れるので、高抵抗が介在することになる。第５図はこの
部分の等価回路を示すもので、Ｄｏは埋込領域１０、１
１におけるｐｎ接合により成るダイオード、ｒｏはその
ダイオードＤｏとアイソレーション領域３との間の抵抗
である。
に高濃度であるので、そこにおけるｐｎ接合の降伏電圧
は低くなり、またそのｐｎ接合部とアイソレーション領
域３との間は、低濃度のサブストレートを介して接続さ
れるので、高抵抗が介在することになる。第５図はこの
部分の等価回路を示すもので、Ｄｏは埋込領域１０、１
１におけるｐｎ接合により成るダイオード、ｒｏはその
ダイオードＤｏとアイソレーション領域３との間の抵抗
である。
なお、上記埋込領域１０、１１の形成方法は、サブスト
レート１の上面からまずｐ型の高濃度の不純物の拡散或
いはイオン打込により領域１１を形成し、この後にｎ型
の不純物の拡散或いはイオン打込により埋込領域１０を
形成し、この後にエピタキシャル成長層２をエピタキシ
ャル成長により形成する。他の領域は不純物拡散或いは
イオン打込により従来と同様に形成する。
レート１の上面からまずｐ型の高濃度の不純物の拡散或
いはイオン打込により領域１１を形成し、この後にｎ型
の不純物の拡散或いはイオン打込により埋込領域１０を
形成し、この後にエピタキシャル成長層２をエピタキシ
ャル成長により形成する。他の領域は不純物拡散或いは
イオン打込により従来と同様に形成する。
以上のように、エピタキシャル成長層２とアイソレーシ
ョン領域３との間の高い降伏電圧のｐｎ接合部分に並列
に、低い降伏電圧のｐｎ接合部が接続されるようになる
ので、そのエピタキシャル成長層２とアイソレーション
領域３との間の降伏電圧を下げることができるようにな
り、よってその部分のサージ破壊電圧を増大することが
できる。また、低い降伏電圧のｐｎ接合部分には直列に
高抵抗が接続されるので、サージ電圧がかなり低められ
てから低い降伏電圧のｐｎ接合部分にかかることにな
り、そのｐｎ接合部分のサージ保護も充分なものとな
る。
ョン領域３との間の高い降伏電圧のｐｎ接合部分に並列
に、低い降伏電圧のｐｎ接合部が接続されるようになる
ので、そのエピタキシャル成長層２とアイソレーション
領域３との間の降伏電圧を下げることができるようにな
り、よってその部分のサージ破壊電圧を増大することが
できる。また、低い降伏電圧のｐｎ接合部分には直列に
高抵抗が接続されるので、サージ電圧がかなり低められ
てから低い降伏電圧のｐｎ接合部分にかかることにな
り、そのｐｎ接合部分のサージ保護も充分なものとな
る。
以上から本発明によれば、サージ破壊電圧が増大し、コ
レクタ接地のｐｎｐラテラル・トランジスタを具備する
ＩＣに好適である。
レクタ接地のｐｎｐラテラル・トランジスタを具備する
ＩＣに好適である。
第１図(a)はダイオードのサージ破壊電圧の試験回路
図、第１図(b)は電圧印加時の等価回路図、第２図は降
伏電圧とサージ破壊電圧との関係を示す特性図、第３図
は降伏電圧とパワーの関係を示す特性図、第４図は本発
明の一実施例の半導体装置の断面図、第５図は第４図に
おける一部の等価回路図である。 １…サブストレート、２…ベース領域（エピタキシャル
成長層）、３…アイソレーション領域（コレクタ領
域）、４…エミッタ領域、５…ベース取出領域、６：絶
縁保護被膜、７…エミッタ電極、８…ベース電極、９…
接地電極、１０、１１…埋込領域。
図、第１図(b)は電圧印加時の等価回路図、第２図は降
伏電圧とサージ破壊電圧との関係を示す特性図、第３図
は降伏電圧とパワーの関係を示す特性図、第４図は本発
明の一実施例の半導体装置の断面図、第５図は第４図に
おける一部の等価回路図である。 １…サブストレート、２…ベース領域（エピタキシャル
成長層）、３…アイソレーション領域（コレクタ領
域）、４…エミッタ領域、５…ベース取出領域、６：絶
縁保護被膜、７…エミッタ電極、８…ベース電極、９…
接地電極、１０、１１…埋込領域。
Claims (1)
- 【請求項１】第一導電型の低濃度のサブストレートの上
面に該第一導電型と反対の第二導電型の低濃度のエピタ
キシャル成長層を形成し、該エピタキシャル成長層の上
面から下方にかけて第二導電型の高濃度の取出領域を形
成し、且つ上記エピタキシャル成長層の上面から上記サ
ブストレートにかけて第一導電型の高濃度のアイソレー
ション領域を形成した半導体装置において、 上記取出領域の下方における上記エピタキシャル成長層
と上記サブストレートとの界面に第二導電型の高濃度の
第一埋込領域を上記アイソレーション領域から離して形
成すると共に、上記第一埋込領域の下面に第一導電型の
高濃度の第二埋込領域を上記アイソレーション領域から
離して形成し、上記第一埋込領域と第二埋込領域との間
に形成されるｐｎ接合部を、上記エピタキシャル成長層
と上記アイソレーション領域との間に形成されるｐｎ接
合部の降伏電圧よりも低い降伏電圧に設定し、且つ上記
アイソレーション領域を直接接地したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247763A JPH067553B2 (ja) | 1983-12-29 | 1983-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247763A JPH067553B2 (ja) | 1983-12-29 | 1983-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142562A JPS60142562A (ja) | 1985-07-27 |
| JPH067553B2 true JPH067553B2 (ja) | 1994-01-26 |
Family
ID=17168292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247763A Expired - Lifetime JPH067553B2 (ja) | 1983-12-29 | 1983-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067553B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3106183U (ja) | 2004-06-25 | 2004-12-16 | 船井電機株式会社 | 液晶テレビジョンおよび液晶表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596675A (en) * | 1979-01-19 | 1980-07-23 | Nec Corp | Semiconductor device |
| JPS56155545A (en) * | 1980-05-02 | 1981-12-01 | Nec Corp | Semiconductor device |
| JPS5743460A (en) * | 1980-08-29 | 1982-03-11 | Fujitsu Ltd | Semiconductor device |
| JPS5878452A (ja) * | 1981-11-04 | 1983-05-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-29 JP JP58247763A patent/JPH067553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142562A (ja) | 1985-07-27 |
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