JPH067584B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH067584B2
JPH067584B2 JP59067998A JP6799884A JPH067584B2 JP H067584 B2 JPH067584 B2 JP H067584B2 JP 59067998 A JP59067998 A JP 59067998A JP 6799884 A JP6799884 A JP 6799884A JP H067584 B2 JPH067584 B2 JP H067584B2
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Description

【発明の詳細な説明】 （技術分野） 本発明は半導体メモリに関する。
（従来技術） 半導体メモリの記憶容量は、年々増加し、既に２５６Ｋ
ダイナミック・メモリの発表が行なわれている。この様
な記憶容量の増加に伴い、これまで無視されてきたアレ
イ・ノイズが大きな問題として浮び上がって来た。
１トランジスタ型ダイナミックメモリではメモリセル容
量とビット線との容量分割によって生じる微小信号をセ
ンスアンプによって増幅しているが、記憶容量を増加さ
せるために、メモリセル容量は減少し、逆にビット線容
量は増加せざるを得ない。このため、前記容量分割によ
って得られる信号は、益々小さくなって来ている。更
に、記憶容量の増大によってアレイ・ノイズも増大する
ため、実質的な信号は非常に小さくなり、増幅が困難と
なって来た。
まず、１トランジスタ型ダイナミックメモリのアレイ構
造について説明する。ここではＮチャネルＭＯＳトラン
ジスタによる２５６リフレッシュサイクルの２５６Ｋメ
モリについて述べるが、ＰチャネルＭＯＳトランジスタ
あるいはＣＭＯＳトランジスタを用いても、又、メモリ
容量が異なる場合にも同様の考え方が適用出来る。
第１図は従来の１トランジスタ型ダイナミックメモリの
一例のブロックである。デコーダ１１及び１２によって
駆動されるワード線は２５６本あり、センスアンプブロ
ック１３には５１２台のセンスアンプがあり、それぞれ
に５１２組のビット線が接続されている。またワード線
とビット線との交差部分にメモリセルが配置され、第１
のセルアレイブロック１が構成されている。セルアレイ
ブロック２も１と全く同様に構成され、両者によって２
５６Ｋのメモリセルを有するセルアレイが構成されてい
る。
第２図は第１図に示すメモリのセンスアンプ及びメモリ
セル部の等価回路図である。同図によってセンスアンプ
動作について説明する。
センスアンプは交差結合されたトランジスタＱ1，Ｑ２
のフリップフロップより成り、その共通接点はセンスア
ンプ活性化信号によって駆動されるトランジスタＱ３に
よって接地されている。また、トランジスタＱ１，Ｑ２
のそれぞれのゲートにはビット線２１，２２が接続され
ている。ここで、トランジスタＱ４及び容量Ｃ４よりな
るメモリセルに“０”の情報が蓄積されている場合の動
作を説明する。
ビット線２１，２２及びセンスアンプの各接点は予め第
一の電源レベルにプリチャージされている。この状態で
ワード線２３が上昇し、メモリセルが選択されると、ビ
ット線の電荷は容量Ｃ４に流込み、ビット線の電位は低
下する。この時同時に、ダミーワード線２４も上昇し、
トランジスタＱ５，Ｑ６と容量Ｃ５より成るダミーセル
も選択される。ダミーセルの容量Ｃ５は予めリセットト
ランジスタＱ６によって電荷を抜かれ、常に“０”状態
にあるため、ビット線２の電位も同様に低下する。しか
しながら、容量Ｃ４とＣ５の容量比は２：１に設定され
ているため、ビット線の電位低下には差があり、これが
増幅すべきビット線間の差信号となる。逆に、容量Ｃ４
に“１”の情報が蓄積されている場合には、メモリセル
が選択されても、ビット線２１の電位は低下せず、ダミ
ーセル側ビット線２２の電位のみが低下し、前述とは逆
の差信号がビット線間に生じる。
以上の段階では、まだセンス・アンプは増幅動作を開始
しておらず、ビット線間に十分差信号が現われた時点
で、トランジスタＱ３をオン状態にして増幅を開始す
る。トランジスタＱ１，Ｑ２，Ｑ３の共通接点２５は予
め第一の電源レベルにプリチャージされているため、ト
ランジスタＱ３がオンすると節点２５の電位は徐々に低
下し始め、トランジスタＱ１あるいはＱ２のゲート電位
との間にトランジスタのしきい値電圧以上の電位差が生
じると、トランジスタＱ１あるいはＱ２の一方だけが、
オン状態となり、ドレインに接続されたビット線の電荷
を抜き始める。例えば、ビット線２１の電位の方が２２
よりも高い場合には、トランジスタＱ２のみがオンし、
ビット線２２の電位だけが低下して行き、最終的には接
地電位に達して、増幅を完了する。この間トランジスタ
Ｑ１はそのゲートに接続されたビット２２の電位が、増
幅の進行に伴い低下して行くため、オン状態になること
はなく、ビット線２１は増幅開始前の電位を保ってい
る。即ち、１トランジスタ型ダイナミックメモリのセン
ス動作は、一対となったビット線間の差信号を増幅する
もので、増幅は予め第１の電源レベルにプリチャージさ
れていたビット線の一方を接地電位に放電する方向で行
なわれている。
第３図は従来の１トランジスタ型メモリセルの一例の断
面図、第４図は第３図に示すメモリセルの等価回路図、
第５図は第３図に示すメモリセルの各部の容量結合を説
明する回路図である。
半導体基板３１に反対導電型の拡散層３２、フィールド
酸化膜３３、ゲート酸化膜３４、第１の多結晶シリコン
層３５、層間絶縁膜３７、第２の多結晶シリコン層３
６、層間絶縁膜３８、アルミニウムのワード線３９を形
成する。
トランジスタＱ１は拡散層３２をドレイン、第１の多結
晶シリコン層３５によって形成される反転層４０をソー
ス、第２の多結晶シリコン層３６をゲートとして構成さ
れる。拡散層３２は、またビット線を兼ねている。蓄積
容量Ｃ１は、第１の多結晶シリコン層３５とその反転層
４０とを電極とし、ゲート酸化膜３４を誘電体として構
成される。
第３図から明らかな様に、各配線層は層間絶縁膜を挾ん
で互いに重なり合っており、第５図に示す通り、ワード
線、ビット線、第１の多結晶シリコン，基板間にそれぞ
れ容量結合がある。このため、どの配線層が電位変動を
起してもその影響は容量結合を通して、他の配線層に及
び、これがアレイ・ノイズの原因となっている。
つまり、あるメモリセルが選択され、センスアンプによ
って増幅が行なわれると、前述の如く、一方のビット線
は接地電位に向って、大きな電位変動を起し、その変動
は各結合容量を通じて他のビット線に及んでしまう。こ
の時、他のビット線上のセンスアンプが、前記とは逆の
信号を増幅しようとしていれば、電位変動はこのセンス
アンプにとってノイズとなるわけで、これがアレイ・ノ
イズである。第１図に示した２５６Ｋメモリを例にとる
と、第一のセルアレイには５１２台のセンスアンプと５
１２組のビット線がある。この内一台のセンスアンプだ
けが“０”を増幅しようとし、他の５１１台のセンスア
ンプがすべて“１”を増幅しようしているとすると、こ
の５１１台のセンスアンプ動作によって生じるノイズが
１台のセンスアンプに及ぼす影響は非常に大きく、その
判定を誤まらせてしまうことがある。
第３図では、アルミ・ワード，拡散ビット線構造のメモ
リ・セルを例にあげたが、セル構造は、この他にもアル
ミ・ワード、ポリシリコン・ビット線或いはポリシリコ
ン・ワード、アルミ・ビット線更には、二層アルミニウ
ム配線を用いたアルミ・ワード、アルミ・ビット線構造
等非常に多くの種類がある。これらセル構造の差によっ
て各配線間の結合容量は異なってくるが、アレイ・ノイ
ズ伝達の原理は全く同様に考えることができる。
ノイズ源は前述の如く、センスアンプの増幅動そのもの
にあるので、これをなくすことはできない。従って、ノ
イズの伝達を如何にして防ぐかということが問題とな
る。ノイズの伝達を防ぐ一つの方法として容量結合を小
さくすることがあるが、各配線は互いに重なり合ってい
るため、容量の減少には限界があり、大きな効果は得ら
れていない。
このように、半導体メモリは、ノイズが問題となってい
るが、有効な対策が未だ確立されず、誤動作を起しやす
いという欠点があった。
（発明の目的） 本発明の目的は、上記欠点を除去し、配線を低インピー
ダンスで電源に接続して電位変動を吸収し、ノイズの伝
達を低減することによりセンスアンプによる微小信号増
幅を容易に行うことができ、従って誤動作を防ぎ、信頼
性を向上させた半導体メモリを提供することにある。
（発明の構成） 本発明の第１の発明の半導体メモリは、トランジスタと
容量とで構成される１トランジスタ型メモリセルを有す
る半導体メモリにおいて、前記容量の一方の電極及びこ
れに接続する配線層を高融点で低抵抗の金属もしくは該
金属とシリコンとの珪化物で形成したことを特徴とす
る。
本発明の第２の発明の半導体メモリは、トランジスタと
容量とで構成される１トランジスタ型メモリセルを有す
る半導体メモリにおいて、前記容量の一方の電極に接続
する配線層の上に複数本の金属配線を設け、前記容量の
一方の電極に接続する配線に接続したことを特徴とす
る。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
まず、第１の発明について説明する。
本第１の発明は、容量の一方の電極及びこれに接続する
配線層をＭｏ，Ｗ，Ｔａ，Ｎｂ，Ｔｉ等の高融点金属あ
るいはこれらの高融点金属とシリコンとの珪化物で形成
するのである。第３図を用いて説明すると、第１の多結
晶シリコン層３５の代りに高融点金属あるいは高融点金
属の珪化物を用いるのである。
通常、多結晶シリコンの層抵抗は１００Ω／□程度であ
り、アルミニウムの０．０２Ω／□と比較すると非常に
高抵抗である。低抵抗材料としてはアルミニウムが最も
一般的であるが、半導体メモリの製造工程には、メモリ
セルの対極形成後にも酸化工程等の高温熱処理があり、
これらは通常アルミニウムの融点以上の高温で行なわれ
る。従って、アルミニウムを対極材料として用いること
は困難であり、Ｗ，Ｍｏ，Ｔａ，Ｎｂ，Ｔｉ等の高融点
金属を用いなければならない。また、同様な考え方か
ら、多結晶シリコンと上記高融点金属との珪化物も有効
である。これら材料の層抵抗はアルミニウムよりは高い
が多結晶シリコンよりは一桁以上低く、Ｍｏで０．２Ω
／□，Ｍｏシリサイドで１Ω／□程度となる。
第７図は１トランジスタ型メモリセルの容量の一方の電
極及び配線層の層抵抗とアレイ・ノイズ量との関係を示
す相関図である。
この相関図は計算機シミュレーションにより求めたもの
であるが、層抵抗の低下によるノイズ減少が示されてお
り、低抵抗材料使用の効果が示されている。
以上述べた様に、メモリセルの容量の一方の電極及び配
線を形成する材料として、Ｗ，Ｍｏ，Ｔｉ等の高融点金
属あるいは高融点金属の珪化物等の低抵抗材料を用いる
ことで、アレイ・ノイズを減少させ、センスアンプによ
る微小信号増幅を容易に行なうことが出来る。
次に、第２の発明について説明する。
第６図は本第２の発明の一実施例の平面図である。
第６図において、番号４０′は第３図に示す反転層４０
に対応し、容量の一方の電極を形成する。容量の他方の
電極とこれに接続する配線層（第３図の第１の多結晶シ
リコン層３５に相当する）は、開口部７１を除く全面に
拡がっており、多結晶シリコン層もしくは第１の発明に
よる低抵抗の高融点金属またはその金属の珪化物で作ら
れている。開口部７１にはフィールド酸化膜３３′の一
部が露出していることを示してあるが、フィールド酸化
膜３３′は隣のメモリセルまでの間を埋めて絶縁分離し
ている。開口部７１内に番号７２で示す矩形内にドレイ
ン領域、ゲートが形成される。
この実施例では、上記メモリセルのアレイ上に絶縁膜を
設けて絶縁し、アルミニウム等の金属配線７３を設け
る。金属配線７３はコンタクト窓７４を介して前記他方
の電極とこれに接続する配線層（多結晶シリコンまたは
低抵抗の高融点金属または高融点金属の珪化物）と接続
する。
上記金属配線７３がアルミニウムである場合、アルミニ
ウムで作られるワード線（第３図のワード線３９に相
当）と同じ層となるので、金属配線７３を通すために
は、第６図に示すようにセル・アレイの間隔を広げなけ
ればならない。そのため配線本数には限界がある。この
限界をなくすために、金属配線７３も高融点金属または
この金属の珪化物で形成し、層間絶縁膜で被覆し、その
上にワード線を配線するようにする。このように金属配
線７３の層とワード線の層とを異なる層にすれば、金属
配線はセルアレイ間のみを通すという制限を受けること
がなくなり、配線本数を増加し、よって配線抵抗を減ら
すことができる。
第８図は第６図に示す実施例の配線の本数とアレイ・ノ
イズ量との関係を示す相関図である。
第８図は電子計算機シミュレーションによって求めたも
のであるが、金属配線の本数増加によりアレイ・ノイズ
が減少することが示される。金属配線の本数を増加させ
ることは配線抵抗を減少させることであり、このことは
第７図に示した層抵抗の減少によりアレイ・ノイズが減
ることと同等であることを示す。
（発明の効果） 以上詳細に説明したように、本発明によれば、配線のイ
ンピーダンスを低減し、ノイズの伝達を低減してセンス
アンプによる微小信号増幅を容易にし、誤動作を防ぎ、
信頼性を向上させた半導体メモリを得ることができる。
【図面の簡単な説明】
第１図は従来の１トランジスタ型ダイナミックメモリの
一例のブロック図、第２図は第１図に示すメモリのセン
スアンプ及びメモリセル部の等価回路図、第３図は従来
の１トランジスタ型メモリセルの一例の断面図、第４図
は第３図に示すメモリセルの等価回路図、第５図は第３
図に示すメモリセルの各部の容量結合を説明する回路
図、第６図は本第２の発明の一実施例の平面図、第７図
は１トランジスタ型メモリセルアレイの容量の一方の電
極及び配線層の層抵抗とアレイ・ノイズ量との関係を示
す相関図、第８図は第６図に示す実施例の配線の本数と
アレイ・ノイズ量との関係を示す相関図である。 １，２……セルアレイブロック、１１，１２……デコー
ダブロック、１３……センスアンプブロック、２１，２
２……ビット線、２３……ワード線、３１……半導体基
板、３２……拡散層（ドレイン兼ビット線）、３３，３
３′……フィールド酸化膜、３４……ゲート酸化膜、３
５……第１の多結晶シリコン層、３６……第２の多結晶
シリコン層、３７，３８……層間絶縁膜、３９……ワー
ド線、４０，４０′……反転層、７１……開口、７３…
…金属配線、７４……コンタクト窓。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｕ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】トランジスタと容量とで構成される１トラ
    ンジスタ型メモリセルを複数個アレイ状に配置してなる
    半導体メモリにおいて、複数の前記メモリセルの前記容
    量の一方の電極を相互に接続してなる配線層の上に前記
    配線層より低抵抗の複数本の別配線層を設けて前記配線
    層に接続したことを特徴とする半導体メモリ。
  2. 【請求項２】トランジスタと容量とで構成される１トラ
    ンジスタ型メモリセルを複数個アレイ状に配置してなる
    半導体メモリにおいて、複数の前記メモリセルの前記容
    量の一方の電極を相互に接続してなる配線層の上に高融
    点金属または高融点金属珪化物からなり前記配線層より
    低抵抗の複数本の別配線層を設けて前記配線層に接続
    し、前記別配線層上にワード線を設けたことを特徴とす
    る半導体メモリ。
JP59067998A 1984-04-05 1984-04-05 半導体メモリ Expired - Lifetime JPH067584B2 (ja)

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