JPH0678017A - フレーム変換回路 - Google Patents
フレーム変換回路Info
- Publication number
- JPH0678017A JPH0678017A JP4137417A JP13741792A JPH0678017A JP H0678017 A JPH0678017 A JP H0678017A JP 4137417 A JP4137417 A JP 4137417A JP 13741792 A JP13741792 A JP 13741792A JP H0678017 A JPH0678017 A JP H0678017A
- Authority
- JP
- Japan
- Prior art keywords
- data
- timing
- frame conversion
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】データ速度やデータ長の変更に容易に対応でき
るようにする。 【構成】ＣＰＵ６は、事前に入力される入力信号Ｓｉの
データ速度情報Ｄ１およびデータ長情報Ｄ２に応じて、
タイミングパルスＳ１のタイミングデータＤ３を生成す
る。ＲＡＭ回路３は、バッファ２を介してタイミングデ
ータＤ３を記憶した後、入力信号Ｓｉに同期したアドレ
ス信号Ｓ２に従ってタイミングパルスＳ１を生成してフ
レーム変換部１へ送出する。フレーム変換部１は、タイ
ミングパルスＳ１に応じて入力信号Ｓｉの各フレームの
データを抽出しフレーム変換を行う。
るようにする。 【構成】ＣＰＵ６は、事前に入力される入力信号Ｓｉの
データ速度情報Ｄ１およびデータ長情報Ｄ２に応じて、
タイミングパルスＳ１のタイミングデータＤ３を生成す
る。ＲＡＭ回路３は、バッファ２を介してタイミングデ
ータＤ３を記憶した後、入力信号Ｓｉに同期したアドレ
ス信号Ｓ２に従ってタイミングパルスＳ１を生成してフ
レーム変換部１へ送出する。フレーム変換部１は、タイ
ミングパルスＳ１に応じて入力信号Ｓｉの各フレームの
データを抽出しフレーム変換を行う。
Description
【０００１】
【産業上の利用分野】本発明はフレーム変換回路に関
し、特にフレーム内に一定周期で繰り返されるデータ列
を別の周期またはデータ長に変換するフレーム変換回路
に関する。
し、特にフレーム内に一定周期で繰り返されるデータ列
を別の周期またはデータ長に変換するフレーム変換回路
に関する。
【０００２】
【従来の技術】図２は従来のフレーム変換回路の一例を
示すブロック図である。このフレーム変換回路は、入力
信号Ｓｉが、図３に示すように、１フレーム（２ｎビッ
ト）内に２つのデータ列Ａ，Ｂ（各ｍビット、ｍはｍ≦
ｎ）を含む場合の回路構成を示している。
示すブロック図である。このフレーム変換回路は、入力
信号Ｓｉが、図３に示すように、１フレーム（２ｎビッ
ト）内に２つのデータ列Ａ，Ｂ（各ｍビット、ｍはｍ≦
ｎ）を含む場合の回路構成を示している。
【０００３】さて、フレーム変換部１は、記憶回路１
１，１２および信号処理回路１３を有している。記憶回
路１１，１２は、書き込みタイミングパルスＳ１１，Ｓ
１２に応じて入力信号Ｓｉのデータ列Ａ，Ｂをそれぞれ
書き込んだ後、読み出しタイミングパルスＳ１３に応じ
て読み出すことによりデータ列を分離し、信号Ｓｏ１，
Ｓｏ２として送出する。信号処理回路１３は、信号Ｓｏ
１，Ｓｏ２を受け、所定の周期またはデータ長の出力信
号Ｓｏとして送出する。
１，１２および信号処理回路１３を有している。記憶回
路１１，１２は、書き込みタイミングパルスＳ１１，Ｓ
１２に応じて入力信号Ｓｉのデータ列Ａ，Ｂをそれぞれ
書き込んだ後、読み出しタイミングパルスＳ１３に応じ
て読み出すことによりデータ列を分離し、信号Ｓｏ１，
Ｓｏ２として送出する。信号処理回路１３は、信号Ｓｏ
１，Ｓｏ２を受け、所定の周期またはデータ長の出力信
号Ｓｏとして送出する。
【０００４】なお、１フレーム内のデータ数が増加する
場合は、データ数に対応して記憶回路を増設する。
場合は、データ数に対応して記憶回路を増設する。
【０００５】ところで、入力するデータ列が常に同じ速
度、同じデータ長であるならば、書き込みおよび読み出
しタイミングパルスは変更しなくてもよいが、データ速
度が変わる場合や、データ長が変わる場合には、書き込
みおよび読み出しタイミングパルスの周期やパルス幅を
変更しなければならない。このため、予めＲＯＭ回路２
１に書き込みおよび読み出しタイミングパルスのタイミ
ングデータを記録させておき、切替信号Ｃ２１によりＲ
ＯＭ回路２１のデータテーブルを切換えて対応してい
る。なお、ＲＯＭ回路２２は、タイミングカウンタ２２
からのアドレス信号Ｃ２２に応じて動作する。
度、同じデータ長であるならば、書き込みおよび読み出
しタイミングパルスは変更しなくてもよいが、データ速
度が変わる場合や、データ長が変わる場合には、書き込
みおよび読み出しタイミングパルスの周期やパルス幅を
変更しなければならない。このため、予めＲＯＭ回路２
１に書き込みおよび読み出しタイミングパルスのタイミ
ングデータを記録させておき、切替信号Ｃ２１によりＲ
ＯＭ回路２１のデータテーブルを切換えて対応してい
る。なお、ＲＯＭ回路２２は、タイミングカウンタ２２
からのアドレス信号Ｃ２２に応じて動作する。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のフレーム変換回路では、データ速度やデータ長が変わ
る場合には、ＲＯＭ回路のデータテーブルを切換えて対
応している。しかし、ＲＯＭ回路のテーブル数は限定さ
れ、またテーブルの数を多くしようと周辺回路の規模が
増大するという問題点を有している。
のフレーム変換回路では、データ速度やデータ長が変わ
る場合には、ＲＯＭ回路のデータテーブルを切換えて対
応している。しかし、ＲＯＭ回路のテーブル数は限定さ
れ、またテーブルの数を多くしようと周辺回路の規模が
増大するという問題点を有している。
【０００７】なお、ＲＯＭ回路の代わりにＣＰＵを使用
して制御する方法も考えられるが、データとの同期およ
び動作速度等の問題があり、実現は困難である。
して制御する方法も考えられるが、データとの同期およ
び動作速度等の問題があり、実現は困難である。
【０００８】本発明の目的は、データ速度やデータ長の
変更に容易に対応できるフレーム変換回路を提供するこ
とにある。
変更に容易に対応できるフレーム変換回路を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明のフレーム変換回
路は、一定周期で繰り返される入力データ列を別の周期
またはデータ長に変換するフレーム変換回路において、
タイミングパルスに応じて前記入力データ列から所定の
データ列を抽出しフレーム変換を行う手段と、前記入力
データ列のデータ速度情報およびデータ長情報を基に前
記タイミングパルスを生成するためのタイミングデータ
を生成する手段と、このタイミングデータ生成手段によ
って生成されたタイミングデータを記憶して前記タイミ
ングパルスを生成する記憶手段とを備えて構成される。
また、フレーム変換開始前に前記タイミングパルスのタ
イミングデータを前記記憶手段に記憶させる手段を具備
して構成される。
路は、一定周期で繰り返される入力データ列を別の周期
またはデータ長に変換するフレーム変換回路において、
タイミングパルスに応じて前記入力データ列から所定の
データ列を抽出しフレーム変換を行う手段と、前記入力
データ列のデータ速度情報およびデータ長情報を基に前
記タイミングパルスを生成するためのタイミングデータ
を生成する手段と、このタイミングデータ生成手段によ
って生成されたタイミングデータを記憶して前記タイミ
ングパルスを生成する記憶手段とを備えて構成される。
また、フレーム変換開始前に前記タイミングパルスのタ
イミングデータを前記記憶手段に記憶させる手段を具備
して構成される。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
であり、入力信号Ｓｉが、図３に示したように、１フレ
ーム（２ｎビット）内に２つのデータ列Ａ，Ｂ（各ｍビ
ット、ｍはｍ≦ｎ）を含む場合の回路構成を示してい
る。
であり、入力信号Ｓｉが、図３に示したように、１フレ
ーム（２ｎビット）内に２つのデータ列Ａ，Ｂ（各ｍビ
ット、ｍはｍ≦ｎ）を含む場合の回路構成を示してい
る。
【００１２】ここで、記憶回路を２つ有してデータ列を
抽出しフレーム変換を行うフレーム変換部１と、ＣＰＵ
６が生成したタイミングデータＤ３を一時記録するバッ
ファ２と、タイミングデータを記憶してタイミングパル
スＳ１を生成するＲＡＭ回路３と、ＲＡＭ回路３へ送出
するアドレス信号を選択するセレクタ４と、入力信号Ｓ
ｉに同期してアドレス信号Ｓ４を生成するタイミングカ
ウンタ５と、タイミングデータＤ３およびこのタイミン
グデータの記憶領域を指定するアドレス信号Ｓ３を生成
すると共に、制御信号Ｃ１〜Ｃ３を送出するＣＰＵ６と
を備えている。
抽出しフレーム変換を行うフレーム変換部１と、ＣＰＵ
６が生成したタイミングデータＤ３を一時記録するバッ
ファ２と、タイミングデータを記憶してタイミングパル
スＳ１を生成するＲＡＭ回路３と、ＲＡＭ回路３へ送出
するアドレス信号を選択するセレクタ４と、入力信号Ｓ
ｉに同期してアドレス信号Ｓ４を生成するタイミングカ
ウンタ５と、タイミングデータＤ３およびこのタイミン
グデータの記憶領域を指定するアドレス信号Ｓ３を生成
すると共に、制御信号Ｃ１〜Ｃ３を送出するＣＰＵ６と
を備えている。
【００１３】さて、フレーム変換を開始する前の初期設
定として、入力信号Ｓｉのデータ速度情報Ｄ１およびデ
ータ長情報Ｄ２をＣＰＵ６に予め入力する。ＣＰＵ６
は、データ速度情報Ｄ１およびデータ長情報Ｄ２を基
に、フレーム変換部１へ送出するタイミングパルスＳ１
のタイミングデータＤ３を生成し、バッファ２を介して
ＲＡＭ回路３に記憶させる。
定として、入力信号Ｓｉのデータ速度情報Ｄ１およびデ
ータ長情報Ｄ２をＣＰＵ６に予め入力する。ＣＰＵ６
は、データ速度情報Ｄ１およびデータ長情報Ｄ２を基
に、フレーム変換部１へ送出するタイミングパルスＳ１
のタイミングデータＤ３を生成し、バッファ２を介して
ＲＡＭ回路３に記憶させる。
【００１４】いま、入力信号Ｓｉが、例えば、図３に示
したような信号であった場合には、フレーム変換部１の
記憶回路に対する書き込みタイミングパルスＳ１１は、
アドレスが１からｍまでの期間は論理「１」、アドレス
がｍ＋１から２ｎまでの期間は論理「０」のパルスとす
る。従って、ＣＰＵ６には、このような書き込みタイミ
ングパルスＳ１１が得られるようなタイミングデータを
生成するプログラムが入力してある。ところで、ＲＡＭ
回路３は、セレクタ４を介してアドレス信号Ｓ２を受け
てタイミングデータＤ３を記憶する。この場合、ＣＰＵ
６は、セレクタ制御信号Ｃ１によってセレクタ４を制御
し、アドレス信号Ｓ３およびＳ４のいずれかを選択さ
せ、アドレス信号Ｓ２としてＲＡＭ回路３へ送出させ
る。ここで、タイミングカウンタ５は、入力信号Ｓｉに
同期してカウントアップし、アドレス信号Ｓ４として送
出する。
したような信号であった場合には、フレーム変換部１の
記憶回路に対する書き込みタイミングパルスＳ１１は、
アドレスが１からｍまでの期間は論理「１」、アドレス
がｍ＋１から２ｎまでの期間は論理「０」のパルスとす
る。従って、ＣＰＵ６には、このような書き込みタイミ
ングパルスＳ１１が得られるようなタイミングデータを
生成するプログラムが入力してある。ところで、ＲＡＭ
回路３は、セレクタ４を介してアドレス信号Ｓ２を受け
てタイミングデータＤ３を記憶する。この場合、ＣＰＵ
６は、セレクタ制御信号Ｃ１によってセレクタ４を制御
し、アドレス信号Ｓ３およびＳ４のいずれかを選択さ
せ、アドレス信号Ｓ２としてＲＡＭ回路３へ送出させ
る。ここで、タイミングカウンタ５は、入力信号Ｓｉに
同期してカウントアップし、アドレス信号Ｓ４として送
出する。
【００１５】同時に、ＣＰＵ６は、ＲＡＭ回路３に対し
てＲＡＭ制御信号Ｃ２を送出して書き込みモードとし、
また、バッファ２に対してバッファ制御信号Ｃ３を送出
してタイミングデータＤ３を出力させる。
てＲＡＭ制御信号Ｃ２を送出して書き込みモードとし、
また、バッファ２に対してバッファ制御信号Ｃ３を送出
してタイミングデータＤ３を出力させる。
【００１６】次に、ＣＰＵ６は、アドレス信号Ｓ３およ
びタイミングデータＤ３を送出する。アドレス信号Ｓ３
は、セレクタ４を介してＲＡＭ回路３に入力し、また、
タイミングデータＤ３は、バッファ２を介してＲＡＭ回
路３に送出させる。このとき、ＲＡＭ回路３は書き込み
モードになっているので、ＲＡＭ回路３には、アドレス
信号Ｓ２に応じてタイミングデータＤ３が書き込まれ
る。その後、ＣＰＵ６は、セレクタ制御信号Ｃ１により
セレクタ４にタイミングカウンタ５からのアドレス信号
Ｓ４を選択させる。また、ＲＡＭ制御信号Ｃ２によりＲ
ＡＭ回路３を読み出しモードに切替える。更に、バッフ
ァ制御信号Ｃ３により、バッファ２を出力停止状態とす
る。このような状態のとき、ＲＡＭ回路３は、入力信号
Ｓｉに同期して送出されてくるアドレス信号Ｓ２に対応
するタイミングデータを基に、タイミングパルスＳ１を
生成してフレーム変換部１へ出力する。フレーム変換部
１は、タイミングパルス信号Ｓ１（書き込みタイミング
パルスＳ１１，Ｓ１２および読み出しタイミングパルス
Ｓ１３）に応じて入力信号Ｓｉの各フレームのデータを
抽出し、フレーム変換を行う。ところで、入力信号Ｓｉ
のデータ列の周期，データ長を変更するときは、ＣＰＵ
６に新しいデータ速度情報Ｄ１およびデータ長情報Ｄ２
を入力する。
びタイミングデータＤ３を送出する。アドレス信号Ｓ３
は、セレクタ４を介してＲＡＭ回路３に入力し、また、
タイミングデータＤ３は、バッファ２を介してＲＡＭ回
路３に送出させる。このとき、ＲＡＭ回路３は書き込み
モードになっているので、ＲＡＭ回路３には、アドレス
信号Ｓ２に応じてタイミングデータＤ３が書き込まれ
る。その後、ＣＰＵ６は、セレクタ制御信号Ｃ１により
セレクタ４にタイミングカウンタ５からのアドレス信号
Ｓ４を選択させる。また、ＲＡＭ制御信号Ｃ２によりＲ
ＡＭ回路３を読み出しモードに切替える。更に、バッフ
ァ制御信号Ｃ３により、バッファ２を出力停止状態とす
る。このような状態のとき、ＲＡＭ回路３は、入力信号
Ｓｉに同期して送出されてくるアドレス信号Ｓ２に対応
するタイミングデータを基に、タイミングパルスＳ１を
生成してフレーム変換部１へ出力する。フレーム変換部
１は、タイミングパルス信号Ｓ１（書き込みタイミング
パルスＳ１１，Ｓ１２および読み出しタイミングパルス
Ｓ１３）に応じて入力信号Ｓｉの各フレームのデータを
抽出し、フレーム変換を行う。ところで、入力信号Ｓｉ
のデータ列の周期，データ長を変更するときは、ＣＰＵ
６に新しいデータ速度情報Ｄ１およびデータ長情報Ｄ２
を入力する。
【００１７】
【発明の効果】以上説明したように本発明によれば、入
力信号のデータ速度情報およびデータ長情報をＣＰＵに
入力して、フレーム変換に必要なタイミングパルスのタ
イミングデータを生成させ、このタイミングパルスのタ
イミングデータをＲＡＭ回路に記憶させた後、ＲＡＭ回
路にタイミングパルスを生成させることにより、入力信
号のデータ速度、データ長が変更となっても、容易に対
応できる。
力信号のデータ速度情報およびデータ長情報をＣＰＵに
入力して、フレーム変換に必要なタイミングパルスのタ
イミングデータを生成させ、このタイミングパルスのタ
イミングデータをＲＡＭ回路に記憶させた後、ＲＡＭ回
路にタイミングパルスを生成させることにより、入力信
号のデータ速度、データ長が変更となっても、容易に対
応できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のフレーム変換回路の一例を示すブロック
図である。
図である。
【図３】フレーム変換回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
１ フレーム変換部 ２ バッファ ３ ＲＡＭ回路 ４ セレクタ ５ タイミングカウンタ ６ ＣＰＵ Ｓｉ 入力信号 Ｓ１ タイミングパルス Ｓ２〜Ｓ４ アドレス信号 Ｃ１〜Ｃ３ 制御信号 Ｄ１ データ速度情報 Ｄ２ データ長情報 Ｄ３ タイミングデータ
Claims (2)
- 【請求項１】 一定周期で繰り返される入力データ列を
別の周期またはデータ長に変換するフレーム変換回路に
おいて、タイミングパルスに応じて前記入力データ列か
ら所定のデータ列を抽出しフレーム変換を行う手段と、
前記入力データ列のデータ速度情報およびデータ長情報
を基に前記タイミングパルスを生成するためのタイミン
グデータを生成する手段と、このタイミングデータ生成
手段によって生成されたタイミングデータを記憶して前
記タイミングパルスを生成する記憶手段とを備えること
を特徴とするフレーム変換回路。 - 【請求項２】 請求項１記載のフレーム変換回路におい
て、フレーム変換開始前に前記タイミングパルスのタイ
ミングデータを前記記憶手段に記憶させる手段を具備す
ることを特徴とするフレーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137417A JPH0678017A (ja) | 1992-05-29 | 1992-05-29 | フレーム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137417A JPH0678017A (ja) | 1992-05-29 | 1992-05-29 | フレーム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0678017A true JPH0678017A (ja) | 1994-03-18 |
Family
ID=15198147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137417A Withdrawn JPH0678017A (ja) | 1992-05-29 | 1992-05-29 | フレーム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0678017A (ja) |
-
1992
- 1992-05-29 JP JP4137417A patent/JPH0678017A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |