JPS60211982A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS60211982A JPS60211982A JP59067638A JP6763884A JPS60211982A JP S60211982 A JPS60211982 A JP S60211982A JP 59067638 A JP59067638 A JP 59067638A JP 6763884 A JP6763884 A JP 6763884A JP S60211982 A JPS60211982 A JP S60211982A
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- JP
- Japan
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- hydrogenated silicon
- amorphous hydrogenated
- layer
- amorphous
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は非晶質水素化シリコンを用いた薄膜トランジス
タ（Ｔ Ｐ Ｔ）及びその製造方法に関する。
タ（Ｔ Ｐ Ｔ）及びその製造方法に関する。
近年、多損晶または非晶質半導体により形成された薄膜
トランジスタ（Ｔ Ｐ Ｔ）が注目されている。特にこ
れらの半導体が低温で形成できる場合にはその基板に対
する限定が緩やかとなり、例えばガラスのような低融点
の基板にも堆積できるので多くの応用が考えられる。例
えば液晶表示素子用のアクティブマトリクス基板があげ
られる。これらの半導体の中でも非晶質水素子シリコン
はプラズマＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により２００℃〜３００℃
の低い基板温度で堆積できるため有望な材料として注目
を集めている。
トランジスタ（Ｔ Ｐ Ｔ）が注目されている。特にこ
れらの半導体が低温で形成できる場合にはその基板に対
する限定が緩やかとなり、例えばガラスのような低融点
の基板にも堆積できるので多くの応用が考えられる。例
えば液晶表示素子用のアクティブマトリクス基板があげ
られる。これらの半導体の中でも非晶質水素子シリコン
はプラズマＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により２００℃〜３００℃
の低い基板温度で堆積できるため有望な材料として注目
を集めている。
第１図に非晶質水素化シリコンを用いた一般的なＴＰＴ
の断面図を示す。ガラス基板１上にゲート電極２．ゲー
ト絶縁膜３．非晶質水素化シリコン層（ｉ層）４．ソー
ス電極５．ドレイン電極６を順次形成した構造となって
いる。ゲート電極２としてはガラスとの接着性の良いＣ
ｒ、Ｎｉ等の金属が用いられ、ゲート絶縁膜３としては
ＳｉＮ。
の断面図を示す。ガラス基板１上にゲート電極２．ゲー
ト絶縁膜３．非晶質水素化シリコン層（ｉ層）４．ソー
ス電極５．ドレイン電極６を順次形成した構造となって
いる。ゲート電極２としてはガラスとの接着性の良いＣ
ｒ、Ｎｉ等の金属が用いられ、ゲート絶縁膜３としては
ＳｉＮ。
５ｉ０２等が用いられる。ソース電極５．ドレイン電極
６としてはＡ Ｑ 、 Ｎ ｉ Ｃｒ等が用いられる。
６としてはＡ Ｑ 、 Ｎ ｉ Ｃｒ等が用いられる。
ゲート、ソート、ドレインは蒸着あるいはスパッタリン
グで形成され、非晶質水素化シリコン層４゜ゲート絶縁
膜３はプラズマＣＶＤ法で堆積される。
グで形成され、非晶質水素化シリコン層４゜ゲート絶縁
膜３はプラズマＣＶＤ法で堆積される。
この場合、ゲートを半導体膜に対し、ガラス基板側に設
けたが、この順序とは逆にソース・ドレインをガラス基
板側に設けた場合もある。
けたが、この順序とは逆にソース・ドレインをガラス基
板側に設けた場合もある。
しかし、非晶質水素化シリコン層４は空気中で自然酸化
されやすい、フェルミレベルが通常禁制帯の中央付近に
あるなどの理由でソース、ドレインと非晶質水素化シリ
コン層のオーミック性は十分とはいいがたいものである
。この点を改善するため第２図に示すように非晶質水素
化シリコン層とソース・ドレインの間にｎ＋導電形の非
晶質水素化シリコン層７を設ける事が提案されている。
されやすい、フェルミレベルが通常禁制帯の中央付近に
あるなどの理由でソース、ドレインと非晶質水素化シリ
コン層のオーミック性は十分とはいいがたいものである
。この点を改善するため第２図に示すように非晶質水素
化シリコン層とソース・ドレインの間にｎ＋導電形の非
晶質水素化シリコン層７を設ける事が提案されている。
このようにすればオーミック性は改善されるが、工程数
は増加し、ｎ＋層とｉ層の選択エツチングの必要がでて
くる。
は増加し、ｎ＋層とｉ層の選択エツチングの必要がでて
くる。
また、ソース・ドレイン電極として比較的良く用いられ
るＡＱは２００℃程度の比較的低温で非晶質水素化シリ
コンと反応し、ＡＱとＳｉの相互拡散が起こる。これに
対し、特開昭５７＝−２０４１６８〜２０４１６９中で
はこの問題にふれ、ＡＱの膜厚を厚くしたり、ＡＱの中
にＳｉを１〜２％含んだものを使う事をすすめている。
るＡＱは２００℃程度の比較的低温で非晶質水素化シリ
コンと反応し、ＡＱとＳｉの相互拡散が起こる。これに
対し、特開昭５７＝−２０４１６８〜２０４１６９中で
はこの問題にふれ、ＡＱの膜厚を厚くしたり、ＡＱの中
にＳｉを１〜２％含んだものを使う事をすすめている。
しかし、特願昭５７−２２０６４１中で述べたようにＡ
Ｑを厚くするとかえって反応が速くなる。また、非晶質
水素化シリコン層が薄いため、Ｓｔを含んだＡＱの効果
にも限界がある。このような反応はＴＰＴの信頼性を損
い、好ましくない。なお、反応は非晶質水素化シリコン
層の導電形にかかわらず起こる。
Ｑを厚くするとかえって反応が速くなる。また、非晶質
水素化シリコン層が薄いため、Ｓｔを含んだＡＱの効果
にも限界がある。このような反応はＴＰＴの信頼性を損
い、好ましくない。なお、反応は非晶質水素化シリコン
層の導電形にかかわらず起こる。
本発明の目的は金属と非晶質水素化シリコンの加熱界面
反応とによる導電層をソース電極と非晶質水素化シリコ
ン層、ドレイン電極と非晶質水素化シリコン層の間に介
在させる事により、オン電流が高く、しかも耐熱性の良
好な薄膜トランジスタを提供する事にある。
反応とによる導電層をソース電極と非晶質水素化シリコ
ン層、ドレイン電極と非晶質水素化シリコン層の間に介
在させる事により、オン電流が高く、しかも耐熱性の良
好な薄膜トランジスタを提供する事にある。
本発明は薄膜トランジスタにおいて非晶質水素化シリコ
ン層とソース・ドレイン電極のオーミック性及び耐熱性
を向上させるために金属と非晶質水素化シリコン層との
加熱界面反応を利用する事を特徴としている。以下、詳
細に本発明を説明する。
ン層とソース・ドレイン電極のオーミック性及び耐熱性
を向上させるために金属と非晶質水素化シリコン層との
加熱界面反応を利用する事を特徴としている。以下、詳
細に本発明を説明する。
先に述べたようにＡＱと非晶質水素化シリコンはオーミ
ック性が良好でなく、しかも耐熱性において劣っている
。これに対し、たとえばＣｒは非晶質水素化シリコンと
の間の反応の様子が異なっている事を発見した。非晶質
水素化シリコン上に基板温度１００℃以上に加熱してＣ
ｒあるいはＣｒ−ＡＱ、Ｃｒ−Ｎｉ、Ｃｒ−Ｎｉ Ｃｒ
−Ａｕ。
ック性が良好でなく、しかも耐熱性において劣っている
。これに対し、たとえばＣｒは非晶質水素化シリコンと
の間の反応の様子が異なっている事を発見した。非晶質
水素化シリコン上に基板温度１００℃以上に加熱してＣ
ｒあるいはＣｒ−ＡＱ、Ｃｒ−Ｎｉ、Ｃｒ−Ｎｉ Ｃｒ
−Ａｕ。
Ｃｒ−Ｎ１−Ａｎなど（Ｃｒ −Ａ Ｑ等の表示はＣｒ
とＡＱの２層構造を表わし、かっｓｒ ｔｚで結ばれた
前にある金属が先に堆積される事を意味する。
とＡＱの２層構造を表わし、かっｓｒ ｔｚで結ばれた
前にある金属が先に堆積される事を意味する。
以下同様。）を蒸着法あるいはスパッタリング法で堆積
するか、あるいは基板温度がこれ以下でも金属を堆積後
に１００℃以上で加熱処理した後、この金属を除去する
と非晶質水素化シリコン表面にＣｒとの反応層が残る。
するか、あるいは基板温度がこれ以下でも金属を堆積後
に１００℃以上で加熱処理した後、この金属を除去する
と非晶質水素化シリコン表面にＣｒとの反応層が残る。
この反応層は非晶質水素化シリコン層より低抵抗で１０
に０７口以下である。しかも、ＡＱと非晶質水素化シリ
コンの場合には場所的に不均一に反応するが、Ｃｒと非
晶質水素化シリコンの場合には膜全面で均一に反応する
。この反応層の厚さはたかだか数十人程度であり、しか
もある時間以上の熱処理には反応が進行しなくなるため
、耐熱性は十分に高い。また、このような熱処理あるい
は加熱、蒸着によって金属と非晶質水素化シリコンの接
触が、界面反応層と非晶質水素化シリコンの接触におき
かえられるため、オーミック性が良好となる。これは非
晶質水素化シリコンの表面がたとえ十分に洗浄したとし
ても原子レベルでは汚染されているのに、反応後の界面
反応層と非晶質水素化シリコンの界面は反応前は非晶質
水素化シリコンの内部であったところに存在するためと
考えられる。さらに通常金属と半導体の加熱反応層、た
とえばシリサイドは金属と比べて半導体に対する障壁が
低くなる傾向にあるためオーミック性が良好となる。
に０７口以下である。しかも、ＡＱと非晶質水素化シリ
コンの場合には場所的に不均一に反応するが、Ｃｒと非
晶質水素化シリコンの場合には膜全面で均一に反応する
。この反応層の厚さはたかだか数十人程度であり、しか
もある時間以上の熱処理には反応が進行しなくなるため
、耐熱性は十分に高い。また、このような熱処理あるい
は加熱、蒸着によって金属と非晶質水素化シリコンの接
触が、界面反応層と非晶質水素化シリコンの接触におき
かえられるため、オーミック性が良好となる。これは非
晶質水素化シリコンの表面がたとえ十分に洗浄したとし
ても原子レベルでは汚染されているのに、反応後の界面
反応層と非晶質水素化シリコンの界面は反応前は非晶質
水素化シリコンの内部であったところに存在するためと
考えられる。さらに通常金属と半導体の加熱反応層、た
とえばシリサイドは金属と比べて半導体に対する障壁が
低くなる傾向にあるためオーミック性が良好となる。
Ｃｒ膜の厚さとしてはそれほど選択性はないが、３００
〜２０００人より好ましくは５００〜２０００人を用い
る。あまり膜が薄いと均一性に欠け、あまり膜が厚いと
半導体層への応力で悪影響がでる。配線の直列抵抗を低
減するためには先に記したようにＣｒの上に低抵抗金属
を堆積すれば良い。
〜２０００人より好ましくは５００〜２０００人を用い
る。あまり膜が薄いと均一性に欠け、あまり膜が厚いと
半導体層への応力で悪影響がでる。配線の直列抵抗を低
減するためには先に記したようにＣｒの上に低抵抗金属
を堆積すれば良い。
反応温度は１００〜２５０℃を用いる。特に２５０℃以
上になると非晶質水素化シリコン中の水素がぬけてしま
うので好ましくない。反応時間は２０〜１時間程度で先
に記したように長時間加熱しても反応は進行しなくなり
、特に利点はない。
上になると非晶質水素化シリコン中の水素がぬけてしま
うので好ましくない。反応時間は２０〜１時間程度で先
に記したように長時間加熱しても反応は進行しなくなり
、特に利点はない。
更に非晶質水素化シリコン上に金属を堆積する直前に、
表面処理をし、表面酸化層や汚染層を除去する事は反応
を安定に生ぜしぬるのに効果がある。
表面処理をし、表面酸化層や汚染層を除去する事は反応
を安定に生ぜしぬるのに効果がある。
非晶質水素化シリコン層としてはその伝導形がｐ、ｉ、
ｎ型のいずれの場合も同様に反応がおきる。通常用いら
れる不純物であるＰ、Ｂ、Ｃ，Ｎ等を含んでいても同様
である。
ｎ型のいずれの場合も同様に反応がおきる。通常用いら
れる不純物であるＰ、Ｂ、Ｃ，Ｎ等を含んでいても同様
である。
又、非晶質シリコンのダングリングボンド（ｄａｎｇｌ
ｉｎｇ ｂｏｎｄ）のターミネータとして導入されてい
るＨのかわりにＦを用いている場合や、非晶質ＳｉＣや
非晶質５ｉＧｅでも同様である。
ｉｎｇ ｂｏｎｄ）のターミネータとして導入されてい
るＨのかわりにＦを用いている場合や、非晶質ＳｉＣや
非晶質５ｉＧｅでも同様である。
非晶質シリコンと反応させる金属としては上ではＯｒの
場合について述べたが、Ｃｒ、Ｎｉ。
場合について述べたが、Ｃｒ、Ｎｉ。
Ｍｏ、Ｔａ、Ｗ＋ Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ。
Ｐｔ、Ｐｄ、Ｒｈ及びＣｏのうちいずれか一つ又は二つ
以上の金属を含んでいれば良い。いずれの場合において
も加熱反応により加熱反応前よりオーミック性が良好と
なり、耐熱性も良好である。
以上の金属を含んでいれば良い。いずれの場合において
も加熱反応により加熱反応前よりオーミック性が良好と
なり、耐熱性も良好である。
なかでもＣｒ、Ｎｉ、Ｍｏあるいはこれらの合金は非晶
質シリコンに対する障壁高さが低く、加工性も良好であ
る事から望ましくはこれらのうちから選ぶ。
質シリコンに対する障壁高さが低く、加工性も良好であ
る事から望ましくはこれらのうちから選ぶ。
以下、本発明の実施例を示す。
実施例１
第３図に示すようにガラス基板８上にＣｒ電極９を例え
ばＡｒガスを雰囲気とするスパッタリングにより膜厚０
．３μｍに形成する。その上にプラズマＣＶＤ法により
基板温度３００℃でＳｉＨ４ガス、ＮＨ３ガス、Ｎ２ガ
スを混合比１：２＝１５で混合したガスを用いてＳｉＮ
ゲート絶縁膜１０を堆積、連続してガスを５ｉＨａガス
のみに切換えて非晶質水素化シリコン（ｉ層）１１を順
次堆積する。この２層膜所望のパターンにパターン化後
、基板温度を１００〜２５０℃の範囲とし、Ｃｒを０．
１μｍ、ＡＱを１μｍ蒸着で堆積する。
ばＡｒガスを雰囲気とするスパッタリングにより膜厚０
．３μｍに形成する。その上にプラズマＣＶＤ法により
基板温度３００℃でＳｉＨ４ガス、ＮＨ３ガス、Ｎ２ガ
スを混合比１：２＝１５で混合したガスを用いてＳｉＮ
ゲート絶縁膜１０を堆積、連続してガスを５ｉＨａガス
のみに切換えて非晶質水素化シリコン（ｉ層）１１を順
次堆積する。この２層膜所望のパターンにパターン化後
、基板温度を１００〜２５０℃の範囲とし、Ｃｒを０．
１μｍ、ＡＱを１μｍ蒸着で堆積する。
その後、ホトエツチングにてソース・ドレイン電極１２
．１３にパターン化する。このようにすると金属電極１
２．１３と非晶質水素化シリコン（ｉ層）１１との間に
反応層１４．１５が形成される。この時、チャネル部分
１６にも反応層が残っているが、弗酸、硝酸の薄い混合
液（例えば混合比は弗酸：硝酸：水＝１：１：３０）に
て除去可能である。
．１３にパターン化する。このようにすると金属電極１
２．１３と非晶質水素化シリコン（ｉ層）１１との間に
反応層１４．１５が形成される。この時、チャネル部分
１６にも反応層が残っているが、弗酸、硝酸の薄い混合
液（例えば混合比は弗酸：硝酸：水＝１：１：３０）に
て除去可能である。
ここではゲート金属としてＣｒを用いたが、Ｎ ｉ 、
Ｎ ｉ Ｃｒ 、 Ｔ ｄ 、 Ｍ ｏ 、 Ｗ 、
等も用いる事ができる。
Ｎ ｉ Ｃｒ 、 Ｔ ｄ 、 Ｍ ｏ 、 Ｗ 、
等も用いる事ができる。
また、ここではソースドレイン電極用金属を基板加熱し
つつ蒸着したが、加熱せずに蒸着した後。
つつ蒸着したが、加熱せずに蒸着した後。
加熱処理しても良い。 。
さらにここではｉ層にソース・ドレインを直接形成した
が、第４図の如く、ｎ＋導電形の非晶質水素化シリコン
１７を間に形成しても良い。
が、第４図の如く、ｎ＋導電形の非晶質水素化シリコン
１７を間に形成しても良い。
すなわち、１層１１堆積後、ガスを切換えてＰ Ｈ３ガ
スとＳｉＨ４ガスの混合ガス（ＰＨ３／ＳｉＨ４≧０．
５ 体積％）を導入し、プラズマＣＶＤにより５０人〜
１０００人堆積し、しかるのち前述したと同様、この３
層膜をパターン化しソース・ドレイン電極を形成し、チ
ャネル部分の反応層を除去する。この後、ソース・ドレ
インと同形状にｎ＋層１７をパターン化すれば良い。
スとＳｉＨ４ガスの混合ガス（ＰＨ３／ＳｉＨ４≧０．
５ 体積％）を導入し、プラズマＣＶＤにより５０人〜
１０００人堆積し、しかるのち前述したと同様、この３
層膜をパターン化しソース・ドレイン電極を形成し、チ
ャネル部分の反応層を除去する。この後、ソース・ドレ
インと同形状にｎ＋層１７をパターン化すれば良い。
実施例２
実施例１ではチャネル部分に反応層が形成されたが、本
実施例ではこれを避け、かつｉ層のパッシベーションを
はかったものである。第５図に示すように１層１１の堆
積までは前述したものと同じであるが、この後ガスを５
ｉＨａガス、ＮＨ３ガス、Ｎ２ガス（混合比１：２：１
５）の混合ガスに切換えてＳ ｉ Ｎ 、膜１８を１μ
ｍ堆積する。
実施例ではこれを避け、かつｉ層のパッシベーションを
はかったものである。第５図に示すように１層１１の堆
積までは前述したものと同じであるが、この後ガスを５
ｉＨａガス、ＮＨ３ガス、Ｎ２ガス（混合比１：２：１
５）の混合ガスに切換えてＳ ｉ Ｎ 、膜１８を１μ
ｍ堆積する。
この３層膜をパターン化後、さらに上部のＳｉＮ膜１８
のみをさらにソース・ドレインが形成できるように加工
する。この上にソース・トレイン金属１２．１３として
Ｃｒ （０，１μｍ） 、 Ｎ ｉ（０，１μｍ） 、
Ａｕ （０，２μｍ）を蒸着法にて堆積し、加工すれ
ばＴＰＴが完成する。
のみをさらにソース・ドレインが形成できるように加工
する。この上にソース・トレイン金属１２．１３として
Ｃｒ （０，１μｍ） 、 Ｎ ｉ（０，１μｍ） 、
Ａｕ （０，２μｍ）を蒸着法にて堆積し、加工すれ
ばＴＰＴが完成する。
本発明によればソース・ドレインと非晶質シリコンのオ
ーミック性が良好で、かつ耐熱性にすぐれた薄膜トラン
ジスタを実現する事ができる。
ーミック性が良好で、かつ耐熱性にすぐれた薄膜トラン
ジスタを実現する事ができる。
第１図、第２図は従来の薄膜トランジスタの断面図、第
３図、第４図、第５図は本発明の実施例になる薄膜トラ
ンジスタの断面図である。 ８・・・ガラス基板、９・・・ゲート電極、１０・・・
ゲート絶縁膜、１１・・・非晶質水素化シリコン膜、１
２゜１３・・・ソース・ドレイン電極、１４．１５・・
・界面反応層。 ■１図 第Ｚ図
３図、第４図、第５図は本発明の実施例になる薄膜トラ
ンジスタの断面図である。 ８・・・ガラス基板、９・・・ゲート電極、１０・・・
ゲート絶縁膜、１１・・・非晶質水素化シリコン膜、１
２゜１３・・・ソース・ドレイン電極、１４．１５・・
・界面反応層。 ■１図 第Ｚ図
Claims (1)
- 【特許請求の範囲】 １、半導体または絶縁性基板上に形成され、少なくとも
非晶質シリコンからなる能動層、ゲート絶縁膜、ゲート
電極金属、ソース電極金属、ドレイン電極金属を有する
薄膜トランジスタにおいてソース電極金属と非晶質シリ
コン層の間、及びドレイン電極金属と非晶質シリオン層
の間に各々の電極金属と非晶質シリコン層の加熱界面反
応による導電層を有する事を特徴とする薄膜トランジス
タ。 ２、前記ソース電極金属、ドレイン電極金属が、Ｃｒ、
Ｎ ｉ、Ｍｏ、Ｗ、Ｔ ｉ、Ｖ、Ｚｒ、Ｎｂ。 Ｔａ、Ｈｆ、Ｐｔ、Ｐｄ、Ｒｈ、およびＧｏのうちいず
れか一つまたは、二つ以上の金属を含む事を特徴とする
特許請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067638A JPS60211982A (ja) | 1984-04-06 | 1984-04-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067638A JPS60211982A (ja) | 1984-04-06 | 1984-04-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211982A true JPS60211982A (ja) | 1985-10-24 |
Family
ID=13350734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067638A Pending JPS60211982A (ja) | 1984-04-06 | 1984-04-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211982A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248564A (ja) * | 1985-04-26 | 1986-11-05 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS6293978A (ja) * | 1985-10-21 | 1987-04-30 | Hitachi Ltd | 薄膜トランジスタ |
| JPS62259471A (ja) * | 1986-05-02 | 1987-11-11 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| JPS63158875A (ja) * | 1986-12-22 | 1988-07-01 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS63168052A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | 薄膜トランジスタとその製造方法 |
| JPH01248667A (ja) * | 1988-03-30 | 1989-10-04 | Nissan Motor Co Ltd | 電界効果トランジスタ |
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| JPH06163903A (ja) * | 1986-05-02 | 1994-06-10 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
| US10679847B2 (en) | 2018-03-01 | 2020-06-09 | International Business Machines Corporation | Self-aligned spacerless thin film transistor |
-
1984
- 1984-04-06 JP JP59067638A patent/JPS60211982A/ja active Pending
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