JPH0682687B2 - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPH0682687B2 JPH0682687B2 JP23231287A JP23231287A JPH0682687B2 JP H0682687 B2 JPH0682687 B2 JP H0682687B2 JP 23231287 A JP23231287 A JP 23231287A JP 23231287 A JP23231287 A JP 23231287A JP H0682687 B2 JPH0682687 B2 JP H0682687B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドレイン・ソース間電流の制御の向上を図った
接合型電界効果トランジスタの製造方法に関する。
接合型電界効果トランジスタの製造方法に関する。
〔従来の技術〕 一般に、接合型電界効果トランジスタのドレイン・ソー
ス間電流はチャネル厚さに影響を受けるが、このチャネ
ルを形成する方法として第３図に示す方法が用いられて
いる。
ス間電流はチャネル厚さに影響を受けるが、このチャネ
ルを形成する方法として第３図に示す方法が用いられて
いる。
即ち、第３図（ａ）のように、Ｐ型半導体基板１上にＮ
型エピタキシャル層２を例えば３〜５μｍ形成し、この
上に酸化膜３を数千Å形成する。そして、この酸化膜３
にはフォトレジスト４を利用して開口を設ける。
型エピタキシャル層２を例えば３〜５μｍ形成し、この
上に酸化膜３を数千Å形成する。そして、この酸化膜３
にはフォトレジスト４を利用して開口を設ける。
しかる上で、第３図（ｂ）のように、酸化膜３の開口を
通してＰ型不純物を拡散して例えば２〜４μｍの深さの
Ｐ型ゲート不純物領域６を形成することにより、前記Ｐ
型半導体基板１との間のＮ型エピタキシャル層２にチャ
ネルを形成している。
通してＰ型不純物を拡散して例えば２〜４μｍの深さの
Ｐ型ゲート不純物領域６を形成することにより、前記Ｐ
型半導体基板１との間のＮ型エピタキシャル層２にチャ
ネルを形成している。
なお、この後に第３図（ｃ）のように、半導体基板１の
裏面にゲート電極10を形成し、表面に絶縁膜11及びソー
ス・ドレインの各Ｎ型不純物領域7,7とソース，ドレイ
ンの各電極8,9を形成して接合型電界効果トランジスタ
を完成している。
裏面にゲート電極10を形成し、表面に絶縁膜11及びソー
ス・ドレインの各Ｎ型不純物領域7,7とソース，ドレイ
ンの各電極8,9を形成して接合型電界効果トランジスタ
を完成している。
上述した従来方法で製造される接合型電界効果トランジ
スタのドレイン・ソース電流特性はチャネル厚さに影響
を受けるが、このチャネル厚さｄは次式で決定される。
スタのドレイン・ソース電流特性はチャネル厚さに影響
を受けるが、このチャネル厚さｄは次式で決定される。
ｄ＝tepi−tp ここで、tepi：エピタキシャル層の厚さ tp :p型不純物領域の厚さ したがって、チャネル厚さｄはエピタキシャル厚tepiの
ばらつき、及び拡散長tpのばらつきの影響を受けること
になり、チャネル厚さを所定寸法に制御するためには、
前記Ｎ型エピタキシャル層２の成長やＰ型ゲート不純物
領域６を高精度に製造する必要がある。しかしながら、
このエピタキシャル成長や不純物拡散の制御は温度や時
間を管理して行っているために、特に温度を高精度に管
理することは難しく、所望のチャネル厚さの接合型電界
効果トランジスタを高精度にかつ再現性良く製造するこ
とは困難であった。
ばらつき、及び拡散長tpのばらつきの影響を受けること
になり、チャネル厚さを所定寸法に制御するためには、
前記Ｎ型エピタキシャル層２の成長やＰ型ゲート不純物
領域６を高精度に製造する必要がある。しかしながら、
このエピタキシャル成長や不純物拡散の制御は温度や時
間を管理して行っているために、特に温度を高精度に管
理することは難しく、所望のチャネル厚さの接合型電界
効果トランジスタを高精度にかつ再現性良く製造するこ
とは困難であった。
本発明は、所望のチャネル厚さの接合型電界効果トラン
ジスタを高精度にかつ再現性良く製造することが可能な
製造方法を提供することを目的としている。
ジスタを高精度にかつ再現性良く製造することが可能な
製造方法を提供することを目的としている。
本発明の接合型電界効果トランジスタの製造方法は、一
導電型半導体基板上に逆導電型の第１半導体層を形成し
かつその一部をエッチング除去して前記一導電型半導体
基板を露呈させる開口を形成する工程と、この開口を含
む前記第１半導体層の上に逆導電型の第２半導体層を形
成する工程と、前記第１半導体層に設けた前記開口の領
域において前記第２半導体層に一導電型不純物を選択導
入してゲート不純物領域を形成する工程とを含み、第２
半導体層と不純物の選択導入を制御することによりチャ
ネル厚さの制御を行い得るようにしている。
導電型半導体基板上に逆導電型の第１半導体層を形成し
かつその一部をエッチング除去して前記一導電型半導体
基板を露呈させる開口を形成する工程と、この開口を含
む前記第１半導体層の上に逆導電型の第２半導体層を形
成する工程と、前記第１半導体層に設けた前記開口の領
域において前記第２半導体層に一導電型不純物を選択導
入してゲート不純物領域を形成する工程とを含み、第２
半導体層と不純物の選択導入を制御することによりチャ
ネル厚さの制御を行い得るようにしている。
次に、本発明を図面を参照して説明する。
（第１実施例） 第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す断面図である。
程順に示す断面図である。
先ず、第１図（ａ）のように、Ｐ型半導体基板１上に第
１のＮ型エピタキシャル層２を例えば２〜３μｍ形成
し、さらに熱酸化膜３を数千Å形成する。そして、フォ
トレジスト４を利用したリソグラフィ技術を用いて熱酸
化膜３を開口する。
１のＮ型エピタキシャル層２を例えば２〜３μｍ形成
し、さらに熱酸化膜３を数千Å形成する。そして、フォ
トレジスト４を利用したリソグラフィ技術を用いて熱酸
化膜３を開口する。
次いで、第１図（ｂ）のように、前記熱酸化膜３をマス
クにして例えばリアクティブ・イオン・エッチング（RI
E）法を用いて前記第１のＮ型エピタキシャル層２をエ
ッチングして開口を設け、前記Ｐ型半導体基板１を露呈
させる。
クにして例えばリアクティブ・イオン・エッチング（RI
E）法を用いて前記第１のＮ型エピタキシャル層２をエ
ッチングして開口を設け、前記Ｐ型半導体基板１を露呈
させる。
次に、熱酸化膜３を除去した後、第１図（ｃ）のように
全面に第２のＮ型エピタキシャル層５を例えば１〜２μ
ｍ形成する。
全面に第２のＮ型エピタキシャル層５を例えば１〜２μ
ｍ形成する。
そして、フォトリソグラフィ技術により形成した図外の
酸化膜やフォトレジスト等のマスクを用いて、前記第２
のＮ型エピタキシャル層５の凹部（前記第１のＮ型エピ
タキシャル層２をエッチング除去して開口を設けた領
域）にＰ型不純物を選択的に導入し、第１図（ｄ）のよ
うにＰ型ゲート不純物領域６を例えば0.5〜１μｍの深
さに形成する。このＰ型ゲート不純物領域６により、前
記Ｐ型半導体基板１との間の第２のＮ型エピタキシャル
層５にチャネルが形成される。
酸化膜やフォトレジスト等のマスクを用いて、前記第２
のＮ型エピタキシャル層５の凹部（前記第１のＮ型エピ
タキシャル層２をエッチング除去して開口を設けた領
域）にＰ型不純物を選択的に導入し、第１図（ｄ）のよ
うにＰ型ゲート不純物領域６を例えば0.5〜１μｍの深
さに形成する。このＰ型ゲート不純物領域６により、前
記Ｐ型半導体基板１との間の第２のＮ型エピタキシャル
層５にチャネルが形成される。
しかる上で、第１図（ｅ）のように、Ｎ型半導体基板１
の裏面にゲート電極10を形成し、また第２のＮ型エピタ
キシャル層５の表面にソース・ドレインとしてのＮ型不
純物領域7,7を形成する。そして、絶縁膜11を形成し、
かつコンタクトホールを開設して前記Ｎ型不純物領域7,
7に夫々接続されるソース電極８及びドレイン電極９を
形成することにより接合型電界効果トランジスタが完成
される。
の裏面にゲート電極10を形成し、また第２のＮ型エピタ
キシャル層５の表面にソース・ドレインとしてのＮ型不
純物領域7,7を形成する。そして、絶縁膜11を形成し、
かつコンタクトホールを開設して前記Ｎ型不純物領域7,
7に夫々接続されるソース電極８及びドレイン電極９を
形成することにより接合型電界効果トランジスタが完成
される。
この方法により製造された接合型電界効果トランジスタ
では、従来のチャネル厚さｄを決定するエピタキシャル
層２の厚さtepiを従来の約半分の薄さにでき、さらにＰ
型ゲート不純物領域６の厚さtpも約半分以下に短くでき
るので、これらの厚さの制御を少なくとも従来の２倍の
精度で行うことができ、チャネル厚さｄを高精度に形成
することが可能となる。この結果、ドレイン・ソース電
流の制御性を向上した接合型電界効果トランジスタの製
造が実現できる。
では、従来のチャネル厚さｄを決定するエピタキシャル
層２の厚さtepiを従来の約半分の薄さにでき、さらにＰ
型ゲート不純物領域６の厚さtpも約半分以下に短くでき
るので、これらの厚さの制御を少なくとも従来の２倍の
精度で行うことができ、チャネル厚さｄを高精度に形成
することが可能となる。この結果、ドレイン・ソース電
流の制御性を向上した接合型電界効果トランジスタの製
造が実現できる。
（第２実施例） 第２図（ａ）乃至（ｅ）は本発明の第２実施例を製造工
程順に示す断面図である。なお、第１図と同一部分には
同一符号を付してある。
程順に示す断面図である。なお、第１図と同一部分には
同一符号を付してある。
ここでは、第２図（ａ）のように、Ｐ型半導体基板１上
に第１のＮ型エピタキシャル層２及び熱酸化膜３を夫々
形成し、フォトレジスト４を利用して熱酸化膜３を開口
した後に、第２図（ｂ）のように、熱酸化膜３をマスク
にして第１のＮ型エピタキシャル層２を結晶軸（100）
でアルカリ溶液（例えばKOH）もしくはドラジンを用い
て角度をつけてエッチングしている。
に第１のＮ型エピタキシャル層２及び熱酸化膜３を夫々
形成し、フォトレジスト４を利用して熱酸化膜３を開口
した後に、第２図（ｂ）のように、熱酸化膜３をマスク
にして第１のＮ型エピタキシャル層２を結晶軸（100）
でアルカリ溶液（例えばKOH）もしくはドラジンを用い
て角度をつけてエッチングしている。
そして、この後に第２図（ｃ）のように全面に第２のＮ
型エピタキシャル層５を形成し、第２図（ｄ）のように
Ｐ型ゲート不純物領域６を選択的に形成してチャネルを
形成している。
型エピタキシャル層５を形成し、第２図（ｄ）のように
Ｐ型ゲート不純物領域６を選択的に形成してチャネルを
形成している。
以下、第２図（ｅ）のように、第１実施例と同様にゲー
ト電極10,N型不純物領域7,7,絶縁膜11,ソース電極８及
びドレイン電極９を形成することにより接合型電界効果
トランジスタが完成される。
ト電極10,N型不純物領域7,7,絶縁膜11,ソース電極８及
びドレイン電極９を形成することにより接合型電界効果
トランジスタが完成される。
この実施例によれば、従来と同様に角度のついたチャネ
ル形状に形成できる。
ル形状に形成できる。
ここで、前記各実施例はＮチャネルの電界効果トランジ
スタについて述べたが、Ｐチャネル電界効果トランジス
タについても同様に本発明を適用することができる。
スタについて述べたが、Ｐチャネル電界効果トランジス
タについても同様に本発明を適用することができる。
以上説明したように本発明は、一導電型半導体基板上に
一部に開口を設けた逆導電型の第１半導体層を形成し、
かつその上に第２半導体層を形成し、第１半導体層の開
口を設けた領域において第２半導体層に一導電型不純物
を選択導入してゲート不純物領域を形成しているので、
第２半導体層の厚さと不純物の選択導入を制御すること
によりチャネル厚さの制御を行うことができ、かつこれ
ら第２半導体層及びゲート不純物領域を薄く形成できる
ので、薄くされた分その寸法精度を向上でき、チャネル
厚さの制御性が互い接合型電界効果トランジスタを製造
することができる。
一部に開口を設けた逆導電型の第１半導体層を形成し、
かつその上に第２半導体層を形成し、第１半導体層の開
口を設けた領域において第２半導体層に一導電型不純物
を選択導入してゲート不純物領域を形成しているので、
第２半導体層の厚さと不純物の選択導入を制御すること
によりチャネル厚さの制御を行うことができ、かつこれ
ら第２半導体層及びゲート不純物領域を薄く形成できる
ので、薄くされた分その寸法精度を向上でき、チャネル
厚さの制御性が互い接合型電界効果トランジスタを製造
することができる。
第１図（ａ）乃至第１図（ｅ）は本発明の第１実施例を
製造工程順に示す断面図、第２図（ａ）乃至第２図
（ｅ）は本発明の第２実施例を製造工程順に示す断面
図、第３図（ａ）乃至第３図（ｃ）は従来構造を製造工
程順に示す断面図である。 １……Ｐ型半導体基板、２……第１のＮ型エピタキシャ
ル層、３……熱酸化膜、４……フォトレジスト、５……
第２のＮ型エピタキシャル層、６……Ｐ型ゲート不純物
領域、７……Ｎ型不純物領域、８……ソース電極、９…
…ドレイン電極、10……ゲート電極、11……絶縁膜。
製造工程順に示す断面図、第２図（ａ）乃至第２図
（ｅ）は本発明の第２実施例を製造工程順に示す断面
図、第３図（ａ）乃至第３図（ｃ）は従来構造を製造工
程順に示す断面図である。 １……Ｐ型半導体基板、２……第１のＮ型エピタキシャ
ル層、３……熱酸化膜、４……フォトレジスト、５……
第２のＮ型エピタキシャル層、６……Ｐ型ゲート不純物
領域、７……Ｎ型不純物領域、８……ソース電極、９…
…ドレイン電極、10……ゲート電極、11……絶縁膜。
Claims (1)
- 【請求項１】一導電半導体基板上に逆導電型の第１半導
体層を形成しかつその一部をエッチング除去して前記一
導電型半導体基板を露呈させる開口を形成する工程と、
この開口を含む前記第１半導体層の上に逆導電型の第２
半導体層を形成する工程と、前記第１半導体層に設けた
前記開口の領域において前記第２半導体層に一導電型不
純物を選択導入してゲート不純物領域を形成する工程と
を含むことを特徴とする接合型電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23231287A JPH0682687B2 (ja) | 1987-09-18 | 1987-09-18 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23231287A JPH0682687B2 (ja) | 1987-09-18 | 1987-09-18 | 接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476775A JPS6476775A (en) | 1989-03-22 |
| JPH0682687B2 true JPH0682687B2 (ja) | 1994-10-19 |
Family
ID=16937230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23231287A Expired - Lifetime JPH0682687B2 (ja) | 1987-09-18 | 1987-09-18 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682687B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03162361A (ja) * | 1989-11-20 | 1991-07-12 | Toshiba Corp | 丁合装置 |
| US20190131404A1 (en) * | 2017-10-30 | 2019-05-02 | Analog Devices Global Unlimited Company | Low gate current junction field effect transistor device architecture |
-
1987
- 1987-09-18 JP JP23231287A patent/JPH0682687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476775A (en) | 1989-03-22 |
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