JPH0738444B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPH0738444B2 JPH0738444B2 JP61082708A JP8270886A JPH0738444B2 JP H0738444 B2 JPH0738444 B2 JP H0738444B2 JP 61082708 A JP61082708 A JP 61082708A JP 8270886 A JP8270886 A JP 8270886A JP H0738444 B2 JPH0738444 B2 JP H0738444B2
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- Japan
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- nitride film
- conductivity type
- mask
- semiconductor substrate
- field effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタの製造方法に関し、
特に、しきい値電圧のコントロール性を向上させた縦型
電界効果トランジスタの製造方法に関する。
特に、しきい値電圧のコントロール性を向上させた縦型
電界効果トランジスタの製造方法に関する。
従来の縦型電界効果トランジスタの製造方法は、第２図
（ａ）に示すように一導電型半導体基板１の表面にゲー
ト酸化膜12および多結晶シリコン８を形成し、第２図
（ｂ）に示すようにフォトリソグラフィ技術を用いて多
結晶シリコン８とゲート酸化膜をエッチングし、ゲート
電極８′を形成する。その後ゲート電極８′をマスクに
して第２図（ｃ）に示すように基板と反対導電型の不純
物領域（ベース）５と基板と同じ導電型の不純物領域
（ソース）６とを形成し、その後、第２図（ｄ）に示す
ようにゲート電極８′上に層間絶縁膜９を設け、第２図
（ｅ）に示すように基板裏面側にドレイン電極11を形成
し、基板表面側にソース電極を形成する。
（ａ）に示すように一導電型半導体基板１の表面にゲー
ト酸化膜12および多結晶シリコン８を形成し、第２図
（ｂ）に示すようにフォトリソグラフィ技術を用いて多
結晶シリコン８とゲート酸化膜をエッチングし、ゲート
電極８′を形成する。その後ゲート電極８′をマスクに
して第２図（ｃ）に示すように基板と反対導電型の不純
物領域（ベース）５と基板と同じ導電型の不純物領域
（ソース）６とを形成し、その後、第２図（ｄ）に示す
ようにゲート電極８′上に層間絶縁膜９を設け、第２図
（ｅ）に示すように基板裏面側にドレイン電極11を形成
し、基板表面側にソース電極を形成する。
上述した従来の縦型電界効果トランジスタの製造方法に
おいては、多結晶シリコンのゲート電極をマスクにベー
ス及びソースを形成しているので、ゲート電極直下に、
イオン注入などでしきい値をコントロールする不純物層
を形成することができなかった。このためしきい値がベ
ース、ソースの不純物注入量及び拡散条件だけで決定さ
れ、しきい値のコントロールが困難であるという欠点が
ある。
おいては、多結晶シリコンのゲート電極をマスクにベー
ス及びソースを形成しているので、ゲート電極直下に、
イオン注入などでしきい値をコントロールする不純物層
を形成することができなかった。このためしきい値がベ
ース、ソースの不純物注入量及び拡散条件だけで決定さ
れ、しきい値のコントロールが困難であるという欠点が
ある。
本発明は、縦型電界効果トランジスタの製造方法におい
て、窒化膜をマスクにして、Ｐベース,N+ソースを形成
し、その後、この窒化膜を除去し、窒化膜のあった所の
全面もしくは一部のみにイオン注入をすることにより、
しきい値電圧のコントロール性を向上したものである。
て、窒化膜をマスクにして、Ｐベース,N+ソースを形成
し、その後、この窒化膜を除去し、窒化膜のあった所の
全面もしくは一部のみにイオン注入をすることにより、
しきい値電圧のコントロール性を向上したものである。
本発明の縦型電界効果トランジスタの製造方法は、半導
体基板の表面側にソース及びゲート電極が形成され裏面
側にドレイン電極が形成された縦型電界効果トランジス
タの製造方法において、半導体基板の表面に酸化膜及び
窒化膜を順に成長させる工程と、フォト・リソグラフィ
技術を用いて窒化膜をエッチングし窒化膜をマスクにし
て半導体基板と逆の導電型の第１不純物領域を形成する
工程と、第１不純物領域内に半導体基板と同じ導電型の
第２の不純物領域を形成する工程と、窒化膜をマスクに
して酸化膜を形成した後窒化膜を除去する工程と、窒化
膜の除去された所の全面もしくは一部に半導体基板と逆
の導電型の第３不純物領域をイオン注入により形成する
工程とを有することを特徴とする。
体基板の表面側にソース及びゲート電極が形成され裏面
側にドレイン電極が形成された縦型電界効果トランジス
タの製造方法において、半導体基板の表面に酸化膜及び
窒化膜を順に成長させる工程と、フォト・リソグラフィ
技術を用いて窒化膜をエッチングし窒化膜をマスクにし
て半導体基板と逆の導電型の第１不純物領域を形成する
工程と、第１不純物領域内に半導体基板と同じ導電型の
第２の不純物領域を形成する工程と、窒化膜をマスクに
して酸化膜を形成した後窒化膜を除去する工程と、窒化
膜の除去された所の全面もしくは一部に半導体基板と逆
の導電型の第３不純物領域をイオン注入により形成する
工程とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の工程毎の断面図である。
第１図（ａ）に示すように一導電型半導体基板１に、酸
化膜2,窒化膜３を成長させ、第１図（ｂ）に示すよう
に、レジスト４によりフォト・リソグラフィ技術を用い
て、パターニングを行う、その後第１図（ｃ）に示すよ
うに窒化膜３をマスクにして、半導体基板と反対の導電
型の不純物領域５および半導体基板と同じ導電型の不純
物領域６を形成する。その後第１図（ｄ）に示すよう
に、窒化膜３をマスクに酸化する窒化膜３の下は酸化膜
が成長しないので、第１図（ｄ）に示すような、形状
（バーズ・ビーク）になる。
化膜2,窒化膜３を成長させ、第１図（ｂ）に示すよう
に、レジスト４によりフォト・リソグラフィ技術を用い
て、パターニングを行う、その後第１図（ｃ）に示すよ
うに窒化膜３をマスクにして、半導体基板と反対の導電
型の不純物領域５および半導体基板と同じ導電型の不純
物領域６を形成する。その後第１図（ｄ）に示すよう
に、窒化膜３をマスクに酸化する窒化膜３の下は酸化膜
が成長しないので、第１図（ｄ）に示すような、形状
（バーズ・ビーク）になる。
次に第１図（ｅ），（ｆ）に示すように窒化膜３を除去
し、窒化膜のあった所の全部もしくは、一部に基板と逆
の不純物領域15を形成する。その後第１図（ｇ），
（ｈ）及び（ｉ）に示すような順序でゲート電極8,ソー
ス電極13,ドレイン電極11を形成し、縦型電界効果トラ
ンジスタを形成する。
し、窒化膜のあった所の全部もしくは、一部に基板と逆
の不純物領域15を形成する。その後第１図（ｇ），
（ｈ）及び（ｉ）に示すような順序でゲート電極8,ソー
ス電極13,ドレイン電極11を形成し、縦型電界効果トラ
ンジスタを形成する。
不純物領域15によりしきい値電圧が決定できるので、コ
ントロール精度がよくなる。
ントロール精度がよくなる。
以上説明したように、本発明は、縦型電界効果トランジ
スタの製造方法において、窒化膜を用いて二重拡散を行
ない、さらに窒化膜をマスクに酸化し、ゲート直下にイ
オン注入できる形状にすることにより、しきい値電圧の
コントロール精度を向上することができる効果がある。
スタの製造方法において、窒化膜を用いて二重拡散を行
ない、さらに窒化膜をマスクに酸化し、ゲート直下にイ
オン注入できる形状にすることにより、しきい値電圧の
コントロール精度を向上することができる効果がある。
第１図（ａ）〜（ｉ）は本発明の一実施例の工程断面
図、第２図（ａ）〜（ｅ）は従来の縦型電界効果トラン
ジスタの工程断面図である。 １……半導体基板、２……酸化膜、３……窒化膜、４…
…レジスト、５……基板と反対の導電型の不純物領域
（ベース）、６……基板と同じ導電型の不純物領域（ソ
ース）、７……イオン注入、８……多結晶シリコン、
８′……ゲート電極（例えば、ポリミリ・ゲート）、９
……層間絶縁膜、10……基板と反体の導電型の不純物領
域、11……ドレイン電極、12……ゲート酸化膜。
図、第２図（ａ）〜（ｅ）は従来の縦型電界効果トラン
ジスタの工程断面図である。 １……半導体基板、２……酸化膜、３……窒化膜、４…
…レジスト、５……基板と反対の導電型の不純物領域
（ベース）、６……基板と同じ導電型の不純物領域（ソ
ース）、７……イオン注入、８……多結晶シリコン、
８′……ゲート電極（例えば、ポリミリ・ゲート）、９
……層間絶縁膜、10……基板と反体の導電型の不純物領
域、11……ドレイン電極、12……ゲート酸化膜。
Claims (1)
- 【請求項１】一導電型半導体基板の一主面に形成された
逆導電型のベース領域と、該ベース領域内に形成された
一導電型のソース領域と、ソース領域と半導体基板との
間のベース領域の表面に絶縁膜を介して形成されたゲー
ト電極とを有する縦型電界効果トランジスタの製造方法
において、前記半導体基板の表面に第１の酸化膜及び窒
化膜を順に成長する工程と、前記窒化膜を選択的にエッ
チングして、所定の領域に窒化膜を残し、残った該窒化
膜をマスクとして前記半導体基板に不純物を導入し逆導
電型ベース領域を形成する工程と、該窒化膜をマスクと
して前記ベース領域内に不純物を導入し一導電型ソース
領域を形成する工程と、その後、該窒化膜をマスクとし
て前記半導体基板を酸化し第２の酸化膜を形成したの
ち、該窒化膜を除去し、前記第２の酸化膜をマスクとし
て該窒化膜が存在していた部分の前記ベース領域表面
に、閾値電圧を制御するための、逆導電型不純物をイオ
ン注入する工程とを有することを特徴とする縦型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082708A JPH0738444B2 (ja) | 1986-04-09 | 1986-04-09 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082708A JPH0738444B2 (ja) | 1986-04-09 | 1986-04-09 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62238669A JPS62238669A (ja) | 1987-10-19 |
| JPH0738444B2 true JPH0738444B2 (ja) | 1995-04-26 |
Family
ID=13781901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61082708A Expired - Lifetime JPH0738444B2 (ja) | 1986-04-09 | 1986-04-09 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738444B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146367A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 電界効果トランジスタ |
| IT1252625B (it) * | 1991-12-05 | 1995-06-19 | Cons Ric Microelettronica | Processo di fabbricazione di transistors a effetto di campo con gate isolato (igfet) a bassa densita' di corto circuiti tra gate e source e dispositivi con esso ottenuti |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550661A (en) * | 1978-10-07 | 1980-04-12 | Mitsubishi Electric Corp | Insulated gate type field effect semiconductor device |
| JPS6021571A (ja) * | 1983-07-15 | 1985-02-02 | Tdk Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-04-09 JP JP61082708A patent/JPH0738444B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62238669A (ja) | 1987-10-19 |
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