JPH0684931A - バイポーラ型半導体装置 - Google Patents
バイポーラ型半導体装置Info
- Publication number
- JPH0684931A JPH0684931A JP4236583A JP23658392A JPH0684931A JP H0684931 A JPH0684931 A JP H0684931A JP 4236583 A JP4236583 A JP 4236583A JP 23658392 A JP23658392 A JP 23658392A JP H0684931 A JPH0684931 A JP H0684931A
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- semiconductor device
- layer
- bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 素子を追加することなくまた素子面積を大き
くしないで、静電破壊耐量を向上するバイポ−ラ型半導
体装置を提供する点。 【構成】 縦型トランジスタのベ−ス１１と同一構造領
域１３をコレクタ接点１０を境にして前記縦型トランジ
スタのベ−ス１１とほぼ等距離の前記半導体層に、縦型
トランジスタを囲んで形成して静電破壊耐量を向上す
る。
くしないで、静電破壊耐量を向上するバイポ−ラ型半導
体装置を提供する点。 【構成】 縦型トランジスタのベ−ス１１と同一構造領
域１３をコレクタ接点１０を境にして前記縦型トランジ
スタのベ−ス１１とほぼ等距離の前記半導体層に、縦型
トランジスタを囲んで形成して静電破壊耐量を向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、バイポ−ラ型半導体装
置に係わり特に、バイポ−ラトランジスタの静電破壊防
止に好適する。
置に係わり特に、バイポ−ラトランジスタの静電破壊防
止に好適する。
【０００２】
【従来の技術】多くの分野で利用されているバイポ−ラ
型半導体装置では、図１の等価回路図及び図２の断面図
に示すように、バイポ−ラトランジスタ１のコレクタ２
と接地間に保護ダイオード３を設ける型もある。即ち図
２に明らかなように、Ｐ型の半導体基板４の表面には、
選択的にＮ+ 埋込層５を形成後、いわゆるエピタキシャ
ル層即ちＮ- 型の半導体層６を被覆する。このＮ- 半導
体層６の表面付近には、選択酸化膜７を形成し更に、そ
の一部に形成する窓８を介してＰ+ の分離領域９を形成
して複数の島領域を設ける。
型半導体装置では、図１の等価回路図及び図２の断面図
に示すように、バイポ−ラトランジスタ１のコレクタ２
と接地間に保護ダイオード３を設ける型もある。即ち図
２に明らかなように、Ｐ型の半導体基板４の表面には、
選択的にＮ+ 埋込層５を形成後、いわゆるエピタキシャ
ル層即ちＮ- 型の半導体層６を被覆する。このＮ- 半導
体層６の表面付近には、選択酸化膜７を形成し更に、そ
の一部に形成する窓８を介してＰ+ の分離領域９を形成
して複数の島領域を設ける。
【０００３】島領域にバイポ−ラＮＰＮトランジスタを
形成するために、選択酸化膜７部分を除去してＮ+ 埋込
層５に接続するディ−プＮ+ 層即ちコレクタ接点１０を
設ける外に、ベ−ス１１ならびにエミッタ１２を形成し
てバイポ−ラトランジスタ１を完成する。図２に示すよ
うに、他の島領域には、Ｐ+ 層１３を形成してダイオ−
ドとして機能させると共に、図１にあるようにバイポ−
ラトランジスタのエミッタ１２及びコレクタ接点１０と
電気的に並列に接続する。
形成するために、選択酸化膜７部分を除去してＮ+ 埋込
層５に接続するディ−プＮ+ 層即ちコレクタ接点１０を
設ける外に、ベ−ス１１ならびにエミッタ１２を形成し
てバイポ−ラトランジスタ１を完成する。図２に示すよ
うに、他の島領域には、Ｐ+ 層１３を形成してダイオ−
ドとして機能させると共に、図１にあるようにバイポ−
ラトランジスタのエミッタ１２及びコレクタ接点１０と
電気的に並列に接続する。
【０００４】
【発明が解決しようとする課題】バイポ−ラ半導体装置
では、バイポ−ラトランジスタと並列に保護ダイオ−ド
を設置するのが通常であるが、ＮＰＮトランジスタのベ
−スはｐｎ接合を持ち、保護ダイオ−ドのアノ−ドはＰ
型層だけであり，構造が違うので微細化に伴ってＮＰＮ
トランジスタのベ−スエミッタ接合が浅くなり、サ−ジ
印加に伴ってベ−スエミッタ間が破壊し易くなる。
では、バイポ−ラトランジスタと並列に保護ダイオ−ド
を設置するのが通常であるが、ＮＰＮトランジスタのベ
−スはｐｎ接合を持ち、保護ダイオ−ドのアノ−ドはＰ
型層だけであり，構造が違うので微細化に伴ってＮＰＮ
トランジスタのベ−スエミッタ接合が浅くなり、サ−ジ
印加に伴ってベ−スエミッタ間が破壊し易くなる。
【０００５】即ち、コレクタから出力する際接地電位を
基準とするエミッタ基準電位をコレクタにプラスサ−ジ
として印加すると、ベ−スコレクタ間が逆バイアスとな
りベ−スのエッジ(Edge)部分に電界が集中する。この状
態を図３にＡとして記載する。 また、ベ−スエミッタ
間の耐圧は、約８Ｖと低いためにサ−ジは、エミッタに
流れようとするが、エミッタのＸj が浅いためにベ−ス
のエッジ部分に集中した電界がエミッタのエッジ部分に
も集中して、保護ダイオ−ドのアノ−ドカソ−ド接合部
より先にベ−スエミッタ接合を破壊し、この様子を図３
に示す。
基準とするエミッタ基準電位をコレクタにプラスサ−ジ
として印加すると、ベ−スコレクタ間が逆バイアスとな
りベ−スのエッジ(Edge)部分に電界が集中する。この状
態を図３にＡとして記載する。 また、ベ−スエミッタ
間の耐圧は、約８Ｖと低いためにサ−ジは、エミッタに
流れようとするが、エミッタのＸj が浅いためにベ−ス
のエッジ部分に集中した電界がエミッタのエッジ部分に
も集中して、保護ダイオ−ドのアノ−ドカソ−ド接合部
より先にベ−スエミッタ接合を破壊し、この様子を図３
に示す。
【０００６】サ−ジがエミッタに流れず接地（半導体基
板）に抜かせるには、素子の周りに接地用コンタクトを
設けなければならず、ひいては素子間の距離を長くしな
ければならない。
板）に抜かせるには、素子の周りに接地用コンタクトを
設けなければならず、ひいては素子間の距離を長くしな
ければならない。
【０００７】本発明は、このような事情により成された
もので、特に素子を追加することなくまた素子面積を大
きくしないで、静電破壊耐量を向上するバイポ−ラ型半
導体装置を提供することを目的とする。
もので、特に素子を追加することなくまた素子面積を大
きくしないで、静電破壊耐量を向上するバイポ−ラ型半
導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】第１導電型の半導体層
と，この半導体層に選択的に設ける分離領域と，この分
離領域により形成する島領域と，この島領域に設ける縦
型トランジスタと，この縦型トランジスタのコレクタ接
点及びベ−スと，このコレクタ接点を境にして前記縦型
トランジスタのベ−ス間の距離とほぼ等としい位置の前
記半導体層部分に形成するベ−スと同一構造領域とに本
発明に係わるバイポ−ラ型半導体装置の特徴がある。
と，この半導体層に選択的に設ける分離領域と，この分
離領域により形成する島領域と，この島領域に設ける縦
型トランジスタと，この縦型トランジスタのコレクタ接
点及びベ−スと，このコレクタ接点を境にして前記縦型
トランジスタのベ−ス間の距離とほぼ等としい位置の前
記半導体層部分に形成するベ−スと同一構造領域とに本
発明に係わるバイポ−ラ型半導体装置の特徴がある。
【０００９】
【作用】本発明に係わるバイポ−ラ型半導体装置では、
縦型トランジスタのベ−スと同一構造領域をコレクタ接
点を境にして前記縦型トランジスタのベ−スとほぼ等距
離の前記半導体層に形成して静電破壊耐量を向上する。
縦型トランジスタのベ−スと同一構造領域をコレクタ接
点を境にして前記縦型トランジスタのベ−スとほぼ等距
離の前記半導体層に形成して静電破壊耐量を向上する。
【００１０】
【実施例】本発明の実施例を工程別に示した図４乃至図
８の断面図を参照して説明する。図４に明らかにするよ
うにＢを１０13／ｃｃ程度含有するＰ型の半導体基板４
の表面から内部に向けて、約１０20／ｃｃのＳｂを選択
的に拡散してＮ+ 埋込層５を形成後、いわゆるエピタキ
シャル層即ちＮ- 型の半導体層６を被覆する。半導体層
６は、Ｐを１０15〜16／ｃｃ位含んでおり、Ｎ+ 埋込層
５を選択的に形成するのは後述する島領域に対応するた
めである。
８の断面図を参照して説明する。図４に明らかにするよ
うにＢを１０13／ｃｃ程度含有するＰ型の半導体基板４
の表面から内部に向けて、約１０20／ｃｃのＳｂを選択
的に拡散してＮ+ 埋込層５を形成後、いわゆるエピタキ
シャル層即ちＮ- 型の半導体層６を被覆する。半導体層
６は、Ｐを１０15〜16／ｃｃ位含んでおり、Ｎ+ 埋込層
５を選択的に形成するのは後述する島領域に対応するた
めである。
【００１１】Ｎ+ 埋込層５に対応するＮ- 型の半導体層
６には、公知のフォトリソグラフィ(Photo Lithograph
y) 工程を利用して形成する開口を介してＮ+ 埋込層５
に接続するディ−プＮ+ 層即ちコレクタ接点１０を形成
する（図４参照）。
６には、公知のフォトリソグラフィ(Photo Lithograph
y) 工程を利用して形成する開口を介してＮ+ 埋込層５
に接続するディ−プＮ+ 層即ちコレクタ接点１０を形成
する（図４参照）。
【００１２】次に窒化珪素層を利用するマスクを利用す
る常法によって、Ｎ- 半導体層６の表面付近には、選択
酸化膜７を形成し、更にその一部にフォトリソグラフィ
工程により窓８（図２参照）を設置する。この窓８を介
してＰ型分離領域９を形成して複数の島領域を設ける。
なお、分離領域９における濃度は、ほぼ１０20／ｃｃの
Ｂを含有する。
る常法によって、Ｎ- 半導体層６の表面付近には、選択
酸化膜７を形成し、更にその一部にフォトリソグラフィ
工程により窓８（図２参照）を設置する。この窓８を介
してＰ型分離領域９を形成して複数の島領域を設ける。
なお、分離領域９における濃度は、ほぼ１０20／ｃｃの
Ｂを含有する。
【００１３】島領域にバイポ−ラトランジスタ１を形成
するには、従来技術と同様な手段により形成するので図
示せず説明に止める。選択酸化膜７部分をフォトリソグ
ラフィ工程により溶除して形成する窓を利用して、ベ−
ス１１ならびにエミッタ１２を形成して完成する。ベ−
ス１１の濃度は、約１０17〜18／ｃｃのＢであり、エミ
ッタ１２の濃度は、約１０21／ｃｃのＡｓで構成する。
するには、従来技術と同様な手段により形成するので図
示せず説明に止める。選択酸化膜７部分をフォトリソグ
ラフィ工程により溶除して形成する窓を利用して、ベ−
ス１１ならびにエミッタ１２を形成して完成する。ベ−
ス１１の濃度は、約１０17〜18／ｃｃのＢであり、エミ
ッタ１２の濃度は、約１０21／ｃｃのＡｓで構成する。
【００１４】本発明では、ベ−ス１１と同一構造領域１
３を設置するのが特徴である（図６参照）。即ち、図５
に示すようにコレクタ接点１０を境としてベ−ス１１ま
での距離Ａとほぼ等しい位置のＮ- 半導体層６部分に形
成する。従って同一構造領域１３には、Ｂが１０17〜18
／ｃｃ程度含まれる。なおベース１１と同一構造領域１
３は、ＮＰＮトランジスタを囲んで形成する。
３を設置するのが特徴である（図６参照）。即ち、図５
に示すようにコレクタ接点１０を境としてベ−ス１１ま
での距離Ａとほぼ等しい位置のＮ- 半導体層６部分に形
成する。従って同一構造領域１３には、Ｂが１０17〜18
／ｃｃ程度含まれる。なおベース１１と同一構造領域１
３は、ＮＰＮトランジスタを囲んで形成する。
【００１５】同一構造領域１３の形成に際しての選択酸
化膜７部分のパタ−ニング工程には、当然フォトリソグ
ラフィ技術を利用しており、分離領域９と半導体層６に
跨がった開口Ｂを図５に示すようにレジスト１５に形成
し、これを介してボロンＢを拡散する。この時バイポ−
ラトランジスタ１のベ−ス用開口Ｃも設置して、ベース
１１ならびにベース１１と同一構造領域１３を同時に形
成する。なお図５には、ケ−ト酸化膜１６を記載した。
化膜７部分のパタ−ニング工程には、当然フォトリソグ
ラフィ技術を利用しており、分離領域９と半導体層６に
跨がった開口Ｂを図５に示すようにレジスト１５に形成
し、これを介してボロンＢを拡散する。この時バイポ−
ラトランジスタ１のベ−ス用開口Ｃも設置して、ベース
１１ならびにベース１１と同一構造領域１３を同時に形
成する。なお図５には、ケ−ト酸化膜１６を記載した。
【００１６】その後、選択酸化膜７に形成する開口に、
導電性金属例えばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどの
Ａｌ合金から成る電極１７を形成して図６の断面構造の
バイポ−ラ型半導体装置が完成する。
導電性金属例えばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどの
Ａｌ合金から成る電極１７を形成して図６の断面構造の
バイポ−ラ型半導体装置が完成する。
【００１７】図７には、他の実施例としてＰ型半導体層
６を形成する例を示す。この例では、Ｂを１０13／ｃｃ
程度含有するＰ型の半導体基板４表面から内部に向け
て、約１０20／ｃｃのＳｂを選択的に拡散してＮ+ 埋込
層５を形成後、いわゆるエピタキシャル層即ちＰ型の半
導体層６を被覆する。
６を形成する例を示す。この例では、Ｂを１０13／ｃｃ
程度含有するＰ型の半導体基板４表面から内部に向け
て、約１０20／ｃｃのＳｂを選択的に拡散してＮ+ 埋込
層５を形成後、いわゆるエピタキシャル層即ちＰ型の半
導体層６を被覆する。
【００１８】このＰ型半導体層６には、Ｐを１０15〜16
／ｃｃ位含んだＮウエル層１８を設け、ここに縦型ＮＰ
Ｎトランジスタ１を形成する。
／ｃｃ位含んだＮウエル層１８を設け、ここに縦型ＮＰ
Ｎトランジスタ１を形成する。
【００１９】Ｎ+ 埋込層５に対応するＮウエル領域１８
には、公知のフォトリソグラフィ技術を利用してパタ−
ニングして開口を設け、これを利用してＮ+ 埋込層５に
接続するディ−プＮ+ 層即ちコレクタ接点１０を形成す
る。
には、公知のフォトリソグラフィ技術を利用してパタ−
ニングして開口を設け、これを利用してＮ+ 埋込層５に
接続するディ−プＮ+ 層即ちコレクタ接点１０を形成す
る。
【００２０】次に窒化珪素層を利用するマスクを利用し
て、Ｎウエル領域１８の表面付近には、選択酸化膜７を
形成し、更にその一部にフォトリソグラフィ工程により
窓を設置する。この窓を介してＰ+ の分離領域９を形成
して複数の島領域を設ける。なお、分離領域９の濃度
は、ほぼ１０20／ｃｃのＢである。
て、Ｎウエル領域１８の表面付近には、選択酸化膜７を
形成し、更にその一部にフォトリソグラフィ工程により
窓を設置する。この窓を介してＰ+ の分離領域９を形成
して複数の島領域を設ける。なお、分離領域９の濃度
は、ほぼ１０20／ｃｃのＢである。
【００２１】島領域にバイポ−ラトランジスタ１を形成
するには、選択酸化膜７部分をフォトリソグラフィ工程
により溶除して形成する窓を利用して、ベ−ス１１なら
びにエミッタ１２を形成して完成する。Ｐベ−ス１１の
濃度は、約１０17〜18／ｃｃのＢであり、エミッタ１２
の濃度は、約１０21／ｃｃのＡｓである。
するには、選択酸化膜７部分をフォトリソグラフィ工程
により溶除して形成する窓を利用して、ベ−ス１１なら
びにエミッタ１２を形成して完成する。Ｐベ−ス１１の
濃度は、約１０17〜18／ｃｃのＢであり、エミッタ１２
の濃度は、約１０21／ｃｃのＡｓである。
【００２２】本発明では、Ｐベ−ス１１と同一構造領域
１３を設置するのが特徴であるので、コレクタ接点１０
を境としてＰベ−ス１１までの距離とほぼ等しいＮウエ
ル領域１８の部分に形成する。従ってベース１１と同一
構造領域１３には、Ｂが１０17〜18／ｃｃ程度含まれ
る。なおベース１１と同一構造領域１３は、ＮＰＮトラ
ンジスタ１を囲んで形成する。
１３を設置するのが特徴であるので、コレクタ接点１０
を境としてＰベ−ス１１までの距離とほぼ等しいＮウエ
ル領域１８の部分に形成する。従ってベース１１と同一
構造領域１３には、Ｂが１０17〜18／ｃｃ程度含まれ
る。なおベース１１と同一構造領域１３は、ＮＰＮトラ
ンジスタ１を囲んで形成する。
【００２３】ベース１１と同一構造領域１３の形成に際
しての選択酸化膜７部分のパタ−ニング工程には、当然
フォトリソグラフィ技術を利用しており、分離領域９と
Ｎウエル領域１８に跨がった開口を形成し、これを介し
てＢを拡散する。
しての選択酸化膜７部分のパタ−ニング工程には、当然
フォトリソグラフィ技術を利用しており、分離領域９と
Ｎウエル領域１８に跨がった開口を形成し、これを介し
てＢを拡散する。
【００２４】その後、選択酸化膜７に形成する開口に
は、導電性金属例えばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕな
どのＡｌ合金から成る電極１７を形成して図７の断面図
のバイポ−ラ型半導体装置が完成する。
は、導電性金属例えばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕな
どのＡｌ合金から成る電極１７を形成して図７の断面図
のバイポ−ラ型半導体装置が完成する。
【００２５】
【発明の効果】本発明に係わるバイポ−ラ型半導体装置
のコレクタ出力において、接地基準に準ずるエミッタ基
準によりコレクタ＋サージが印加すると、ＮＰＮトラン
ジスタのベ−スコレクタ接合部と、ベ−スと同一構造領
域が形成されているために、両者に同一の電界が集中す
る。しかもベ−スと同一構造領域ならびに半導体基板が
共通になっているために、サージがエミッタに抜けず接
地に抜けるので、ベ−ス−エミッタ接合部の破壊が起き
ない。
のコレクタ出力において、接地基準に準ずるエミッタ基
準によりコレクタ＋サージが印加すると、ＮＰＮトラン
ジスタのベ−スコレクタ接合部と、ベ−スと同一構造領
域が形成されているために、両者に同一の電界が集中す
る。しかもベ−スと同一構造領域ならびに半導体基板が
共通になっているために、サージがエミッタに抜けず接
地に抜けるので、ベ−ス−エミッタ接合部の破壊が起き
ない。
【００２６】図８には、ベ−スと同一構造領域１１によ
りベ−ス−エミッタ接合部に電界が集中しない様子を明
らかにした。
りベ−ス−エミッタ接合部に電界が集中しない様子を明
らかにした。
【図１】従来のバイポ−ラ型半導体装置の等価回路図で
ある。
ある。
【図２】図１の回路を備えるバイポ−ラ型半導体装置の
断面図である。
断面図である。
【図３】図２のバイポ−ラ型半導体装置の問題点を明ら
かにする図である。
かにする図である。
【図４】本発明に係わるバイポ−ラ型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】他の実施例によるバイポ−ラ型半導体装置の断
面図である。
面図である。
【図８】本発明によるバイポ−ラ型半導体装置の効果を
明らかにする断面図である。
明らかにする断面図である。
１：バイポ−ラトランジスタ、 ２：コレクタ、 ３：保護ダイオ−ド、 ４：半導体基板、 ５：Ｎ+ 埋込層、 ６：エピタキャル層即ち半導体層、 ７：選択酸化層、 ８：窓、 ９：Ｐ+ 分離層、 １０：Ｎ+ コレクタ接点 １１：ベ−ス、 １２：エミッタ、 １３：ベ−スと同一構造領域 １７：電極、 １８：Ｎウエル領域。
Claims (1)
- 【請求項１】 第１導電型の半導体層と，この半導体層
に選択的に設ける分離領域と，この分離領域により形成
する島領域と，この島領域に設ける縦型トランジスタ
と，この縦型トランジスタのコレクタ接点及びベ−ス
と，このコレクタ接点を境にして前記縦型トランジスタ
のベ−ス間の距離とほぼ等としい位置の前記半導体層部
分に形成するベ−スと同一構造領域を具備することを特
徴とするバイポ−ラ型半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236583A JPH0684931A (ja) | 1992-09-04 | 1992-09-04 | バイポーラ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236583A JPH0684931A (ja) | 1992-09-04 | 1992-09-04 | バイポーラ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684931A true JPH0684931A (ja) | 1994-03-25 |
Family
ID=17002789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236583A Pending JPH0684931A (ja) | 1992-09-04 | 1992-09-04 | バイポーラ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684931A (ja) |
-
1992
- 1992-09-04 JP JP4236583A patent/JPH0684931A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3156300B2 (ja) | 縦型半導体装置 | |
| JP3675303B2 (ja) | 静電気保護回路が内蔵された半導体装置及びその製造方法 | |
| JP3306273B2 (ja) | 半導体集積回路とその製造方法 | |
| CN103077942B (zh) | 半导体装置 | |
| KR20020052953A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JPS6157711B2 (ja) | ||
| JP3459532B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPH0684931A (ja) | バイポーラ型半導体装置 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JP3128958B2 (ja) | 半導体集積回路 | |
| JPH09181335A (ja) | 半導体装置 | |
| JP2636555B2 (ja) | 半導体装置 | |
| JPH02154464A (ja) | ショットキーバリアダイオード | |
| JPS62263670A (ja) | 半導体装置 | |
| JPH04364736A (ja) | 半導体集積回路装置 | |
| JPH0575035A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0247854B2 (ja) | ||
| JP2000232203A (ja) | ラテラルバイポーラ型入出力保護装置 | |
| JPS6223466B2 (ja) | ||
| JPH0475660B2 (ja) | ||
| JPS6276775A (ja) | 半導体装置 | |
| JPS629663A (ja) | 半導体装置 | |
| JPH0621076A (ja) | 半導体装置 | |
| JPH05291501A (ja) | 半導体保護装置 |