JPH0621076A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0621076A JPH0621076A JP4175319A JP17531992A JPH0621076A JP H0621076 A JPH0621076 A JP H0621076A JP 4175319 A JP4175319 A JP 4175319A JP 17531992 A JP17531992 A JP 17531992A JP H0621076 A JPH0621076 A JP H0621076A
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- JP
- Japan
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- layer
- emitter
- base
- base layer
- bipolar transistor
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Abstract
(57)【要約】
【目的】本発明は、静電気から半導体回路を保護する保
護素子に関し、セルフアライン型バイポーラトランジス
タをエミッタ・ベース短絡型保護素子として実現するこ
とを目的とする。 【構成】エミッタ・ベース短絡型保護素子とするセルフ
アライン型バイポーラトランジスタのエミッタ層１９の
面積を、内部回路のセルフアライン型バイポーラトラン
ジスタのエミッタ層よりも大きくすることを含み構成す
る。
護素子に関し、セルフアライン型バイポーラトランジス
タをエミッタ・ベース短絡型保護素子として実現するこ
とを目的とする。 【構成】エミッタ・ベース短絡型保護素子とするセルフ
アライン型バイポーラトランジスタのエミッタ層１９の
面積を、内部回路のセルフアライン型バイポーラトラン
ジスタのエミッタ層よりも大きくすることを含み構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、静電気から半導体回路を保護する保護素子
の静電破壊（ＥＤＳ耐量）に対する品質の向上に関す
る。
り詳しくは、静電気から半導体回路を保護する保護素子
の静電破壊（ＥＤＳ耐量）に対する品質の向上に関す
る。
【０００２】
【従来の技術】半導体装置に侵入する静電気から半導体
回路を保護するために、図３(a) に示すように、内部回
路３１の入出力端子Ｔ1 、Ｔ2 に保護素子３２を接続
し、外部から侵入した静電気のエネルギーを保護素子３
２を通して接地線GND に放出し、静電気が内部回路３１
に侵入しないようにしている。
回路を保護するために、図３(a) に示すように、内部回
路３１の入出力端子Ｔ1 、Ｔ2 に保護素子３２を接続
し、外部から侵入した静電気のエネルギーを保護素子３
２を通して接地線GND に放出し、静電気が内部回路３１
に侵入しないようにしている。
【０００３】このような半導体装置においては、通常の
データ信号を内部回路３１に入出力させる一方、数百〜
数千Ｖの静電気だけを保護素子３２に流す必要があるた
め、保護素子３２は、ダイオードやバイポーラトランジ
スタのｐｎ接合のブレークダウン現象を利用したものが
一般に使用されている。
データ信号を内部回路３１に入出力させる一方、数百〜
数千Ｖの静電気だけを保護素子３２に流す必要があるた
め、保護素子３２は、ダイオードやバイポーラトランジ
スタのｐｎ接合のブレークダウン現象を利用したものが
一般に使用されている。
【０００４】バイポーラトランジスタを使用する場合に
は、内部回路３１に形成されるトランジスタと同じ構造
のものを用いて、例えば図３(b) に示すようにエミッタ
ＥとベースＢを短絡してこれを保護素子３２としたもの
がある。
は、内部回路３１に形成されるトランジスタと同じ構造
のものを用いて、例えば図３(b) に示すようにエミッタ
ＥとベースＢを短絡してこれを保護素子３２としたもの
がある。
【０００５】ところで、バイポーラトランジスタには、
図４(d) に示すように、多結晶シリコンよりなるベース
引出電極４１及びエミッタ電極４２に含まれるｐ型不純
物をｎ型シリコン層４３に固相拡散させて外部ベース層
４４とエミッタ層４５とを形成するとともに、エミッタ
電極４２の側部のサイドウォール４６を利用して、エミ
ッタ層４５の面積Ｓ1 を縮小し、接合容量低減を低減さ
せるセルフアライン型のものが用いられている。
図４(d) に示すように、多結晶シリコンよりなるベース
引出電極４１及びエミッタ電極４２に含まれるｐ型不純
物をｎ型シリコン層４３に固相拡散させて外部ベース層
４４とエミッタ層４５とを形成するとともに、エミッタ
電極４２の側部のサイドウォール４６を利用して、エミ
ッタ層４５の面積Ｓ1 を縮小し、接合容量低減を低減さ
せるセルフアライン型のものが用いられている。
【０００６】次に、このバイポーラトランジスタを形成
する工程を簡単に説明する。まず、図４(a) に示すよう
に、ベース領域とコレクタ引出領域を囲むための選択酸
化膜４７をシリコン層４３の表面に形成した後に、硼素
を含有する多結晶シリコン膜４８とSiO2膜４９を積層
し、これらをパターニングすることにより内部ベース領
域に開口部５０を設けたベース引出電極４１を形成す
る。この場合のシリコン層４３はコレクタとして適用さ
れる。
する工程を簡単に説明する。まず、図４(a) に示すよう
に、ベース領域とコレクタ引出領域を囲むための選択酸
化膜４７をシリコン層４３の表面に形成した後に、硼素
を含有する多結晶シリコン膜４８とSiO2膜４９を積層
し、これらをパターニングすることにより内部ベース領
域に開口部５０を設けたベース引出電極４１を形成す
る。この場合のシリコン層４３はコレクタとして適用さ
れる。
【０００７】この後に、開口部５０を通して硼素をイオ
ン注入し、ついで、アニールにより、その硼素を活性化
してシリコン層４３に内部ベース層５１を形成するとと
もに、ベース引出電極４１中の硼素をシリコン層４３に
固相拡散して外部ベース層４４を形成する。
ン注入し、ついで、アニールにより、その硼素を活性化
してシリコン層４３に内部ベース層５１を形成するとと
もに、ベース引出電極４１中の硼素をシリコン層４３に
固相拡散して外部ベース層４４を形成する。
【０００８】次に、図４(b) に示すように、内部ベース
層５１の表面とベース引出電極４１の側部を熱酸化して
SiO2膜５２を成長する。続いて、図４(c) に示すよう
に、燐を含む多結晶シリコン５３を全体に成長してから
これを垂直方向に異方性エッチングして、内部ベース層
５１の周囲にあるベース引出電極４１の側壁にその多結
晶シリコン５３を残存させてサイドウォール４６を形成
するとともに、このサイドウォール４６により囲まれる
内部ベース層４４上に開口部５４を形成する。
層５１の表面とベース引出電極４１の側部を熱酸化して
SiO2膜５２を成長する。続いて、図４(c) に示すよう
に、燐を含む多結晶シリコン５３を全体に成長してから
これを垂直方向に異方性エッチングして、内部ベース層
５１の周囲にあるベース引出電極４１の側壁にその多結
晶シリコン５３を残存させてサイドウォール４６を形成
するとともに、このサイドウォール４６により囲まれる
内部ベース層４４上に開口部５４を形成する。
【０００９】次に、燐を含む多結晶シリコン膜５５を全
体に形成した後に、サイドウォール４６により区画され
た開口部５４内の多結晶シリコン膜５５から燐を固相拡
散して内部ベース層５１の上層部にｎ+ 型エミッタ層４
５を形成する（図４(d))。
体に形成した後に、サイドウォール４６により区画され
た開口部５４内の多結晶シリコン膜５５から燐を固相拡
散して内部ベース層５１の上層部にｎ+ 型エミッタ層４
５を形成する（図４(d))。
【００１０】この後に、アルミニウム膜５６を堆積し、
これと多結晶シリコン膜５５とをパターニングしてエミ
ッタ層４５上にエミッタ電極４２を形成する。なお、図
のようにコンタクトホール５６を通してエミッタ電極４
２とベース引出電極４１を接続すれば、図３(b) に示す
ようなエミッタ・ベース短絡型の保護素子３２が形成さ
れることになる。
これと多結晶シリコン膜５５とをパターニングしてエミ
ッタ層４５上にエミッタ電極４２を形成する。なお、図
のようにコンタクトホール５６を通してエミッタ電極４
２とベース引出電極４１を接続すれば、図３(b) に示す
ようなエミッタ・ベース短絡型の保護素子３２が形成さ
れることになる。
【００１１】図中符号５７は、外部ベース層４４の側方
に選択酸化膜４７を介して形成されるｎ+ 型のコレクタ
引出層、５８は、その上に形成されるコレクタ電極を示
している。
に選択酸化膜４７を介して形成されるｎ+ 型のコレクタ
引出層、５８は、その上に形成されるコレクタ電極を示
している。
【００１２】
【発明が解決しようとする課題】しかし、このような構
造のバイポーラトランジスタをそのままエミッタ・ベー
ス短絡型の保護素子３２として使用すれば、エミッタ層
４５の面積Ｓ1 は、内部回路３１に使用されるセルフア
ライン型のトランジスタと同一の構造になって小いの
で、エミッタ層４５とベース層４４の界面に静電ストレ
スがかかり、亀裂破壊を起こし易くなり、これによって
保護素子がリークしてしまう。
造のバイポーラトランジスタをそのままエミッタ・ベー
ス短絡型の保護素子３２として使用すれば、エミッタ層
４５の面積Ｓ1 は、内部回路３１に使用されるセルフア
ライン型のトランジスタと同一の構造になって小いの
で、エミッタ層４５とベース層４４の界面に静電ストレ
スがかかり、亀裂破壊を起こし易くなり、これによって
保護素子がリークしてしまう。
【００１３】従って、セルフアライン型のバイポーラト
ランジスタを採用したエミッタ・ベース短絡型のトラン
ジスタは採用されていない。本発明はこのような問題に
鑑みてなされたものであって、セルフアライン型バイポ
ーラトランジスタをエミッタ・ベース短絡型の保護素子
として実現できる半導体装置を提供することを目的とす
る。
ランジスタを採用したエミッタ・ベース短絡型のトラン
ジスタは採用されていない。本発明はこのような問題に
鑑みてなされたものであって、セルフアライン型バイポ
ーラトランジスタをエミッタ・ベース短絡型の保護素子
として実現できる半導体装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記した課題は、図１、
２、４に例示するように、第一の外部ベース層44に囲ま
れた第一の内部ベース層51と、前記第一の内部ベース層
51の上層部に形成された第一のエミッタ層45と、前記第
一の外部ベース層44及び前記第一の内部ベース層51の下
に形成された第一のコレクタ層43とから構成されるバイ
ポーラトランジスタを内部回路に形成するとともに、第
二の外部ベース層10に囲まれた第二の内部ベース層９
と、前記第二の内部ベース層９の上層部に形成されて前
記第一の内部エミッタ層45よりも面積の大きい第二のエ
ミッタ層19と、前記第二の外部ベース層10及び前記第二
の内部ベース層９の下に形成された第二のコレクタ層１
と、前記第二の外部ベース層10の上に形成されるベース
引出電極７と、前記第二のエミッタ層19及び前記ベース
引出電極７に接続されるエミッタ電極21とから構成され
たエミッタ・ベース短絡型の保護素子を有することを特
徴とする半導体装置により達成する。
２、４に例示するように、第一の外部ベース層44に囲ま
れた第一の内部ベース層51と、前記第一の内部ベース層
51の上層部に形成された第一のエミッタ層45と、前記第
一の外部ベース層44及び前記第一の内部ベース層51の下
に形成された第一のコレクタ層43とから構成されるバイ
ポーラトランジスタを内部回路に形成するとともに、第
二の外部ベース層10に囲まれた第二の内部ベース層９
と、前記第二の内部ベース層９の上層部に形成されて前
記第一の内部エミッタ層45よりも面積の大きい第二のエ
ミッタ層19と、前記第二の外部ベース層10及び前記第二
の内部ベース層９の下に形成された第二のコレクタ層１
と、前記第二の外部ベース層10の上に形成されるベース
引出電極７と、前記第二のエミッタ層19及び前記ベース
引出電極７に接続されるエミッタ電極21とから構成され
たエミッタ・ベース短絡型の保護素子を有することを特
徴とする半導体装置により達成する。
【００１５】
【作 用】本発明によれば、セルフアライン型のバイポ
ーラトランジスタのエミッタ層19とベース層10を短絡し
て保護素子として用いる場合に、そのエミッタ層19の面
積を内部回路のセルフアライン型バイポーラトランジス
タのエミッタ層45よりも広くしている。
ーラトランジスタのエミッタ層19とベース層10を短絡し
て保護素子として用いる場合に、そのエミッタ層19の面
積を内部回路のセルフアライン型バイポーラトランジス
タのエミッタ層45よりも広くしている。
【００１６】このため、保護素子のエミッタ層19と内部
ベース層９との界面にかかる静電ストレスが小さくなっ
て亀裂破壊が生じ難くなり、保護素子として適用するこ
とが可能になる。
ベース層９との界面にかかる静電ストレスが小さくなっ
て亀裂破壊が生じ難くなり、保護素子として適用するこ
とが可能になる。
【００１７】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１、２は、本発明の一実施例の製造工
程を示す断面図である。
いて説明する。図１、２は、本発明の一実施例の製造工
程を示す断面図である。
【００１８】はじめに、図１(a) に示す状態に至るまで
のバイポーラトランジスタの形成工程を説明する。ま
ず、ｎ型シリコン層１のベース領域Ｘとコレクタ領域Ｙ
を囲む部分の表面に選択酸化膜２を形成し、ついで、コ
レクタ引出領域Ｙに燐をイオン注入してコレクタ引出層
３を形成する。なお、ベース領域Ｘにあるｎ型シリコン
層１は、コレクタ層となる。
のバイポーラトランジスタの形成工程を説明する。ま
ず、ｎ型シリコン層１のベース領域Ｘとコレクタ領域Ｙ
を囲む部分の表面に選択酸化膜２を形成し、ついで、コ
レクタ引出領域Ｙに燐をイオン注入してコレクタ引出層
３を形成する。なお、ベース領域Ｘにあるｎ型シリコン
層１は、コレクタ層となる。
【００１９】次に、ＣＶＤ法によって、硼素を含有する
多結晶シリコン膜４とSiO2膜５とを全体に積層した後
に、これらをフォトリソグラフィー法によりパターニン
グし、ベース領域Ｘの中央に開口部６を有するベース引
出電極７をベース領域Ｘから選択酸化膜２に至る領域に
形成するとともに、コレクタ引出層３の上にコレクタ電
極８を形成する。
多結晶シリコン膜４とSiO2膜５とを全体に積層した後
に、これらをフォトリソグラフィー法によりパターニン
グし、ベース領域Ｘの中央に開口部６を有するベース引
出電極７をベース領域Ｘから選択酸化膜２に至る領域に
形成するとともに、コレクタ引出層３の上にコレクタ電
極８を形成する。
【００２０】その後に、開口部６を通してシリコン層１
の内部ベース領域に硼素をイオン注入する。これに続い
て、アニールを行い、注入された硼素を活性化させてｐ
型の内部ベース層９を形成するとともに、ベース引出電
極７内の硼素をシリコン層１に固相拡散させてｐ+ 型の
外部ベース層１０を形成する。
の内部ベース領域に硼素をイオン注入する。これに続い
て、アニールを行い、注入された硼素を活性化させてｐ
型の内部ベース層９を形成するとともに、ベース引出電
極７内の硼素をシリコン層１に固相拡散させてｐ+ 型の
外部ベース層１０を形成する。
【００２１】この後に、図１(b) に示すように、ベース
電極７とコレクタ電極８を構成する多結晶シリコン膜４
の側面と内部ベース層９の上面を熱酸化し、そこにSiO2
膜１２を成長する。
電極７とコレクタ電極８を構成する多結晶シリコン膜４
の側面と内部ベース層９の上面を熱酸化し、そこにSiO2
膜１２を成長する。
【００２２】次に、砒素を含む多結晶シリコン１３をＣ
ＶＤ法により積層した後に、図１(c) に示すように、そ
の多結晶シリコン１３を垂直方向に異方性エッチングし
てベース引出電極７及びコレクタ電極８の側部にのみ残
存させてサイドウォールを形成する。同時に、内部ベー
ス層９の上に多結晶シリコン１３に囲まれる第二の開口
部１４を形成する。
ＶＤ法により積層した後に、図１(c) に示すように、そ
の多結晶シリコン１３を垂直方向に異方性エッチングし
てベース引出電極７及びコレクタ電極８の側部にのみ残
存させてサイドウォールを形成する。同時に、内部ベー
ス層９の上に多結晶シリコン１３に囲まれる第二の開口
部１４を形成する。
【００２３】ここまでの工程は、半導体装置の内部回路
に形成されるバイポーラトランジスタと同じ工程で形成
される。なお、内部回路に形成されるバイポーラトラン
ジスタの製造工程は図４に示す従来と同一工程で行うの
で省略する。
に形成されるバイポーラトランジスタと同じ工程で形成
される。なお、内部回路に形成されるバイポーラトラン
ジスタの製造工程は図４に示す従来と同一工程で行うの
で省略する。
【００２４】これに続いて、ベース引出電極７の上のSi
O2膜５をパターニングしてコンタクトホール１５を形成
する。さらに、図２(d) に示すように、フォトレジスト
１６を塗布してこれを露光、現像し、サイドウォールの
多結晶シリコン１３を露出させる窓１７を形成した後
に、この窓１７を通して多結晶シリコン１３とその下の
SiO2膜１２をドライエッチングにより除去する。
O2膜５をパターニングしてコンタクトホール１５を形成
する。さらに、図２(d) に示すように、フォトレジスト
１６を塗布してこれを露光、現像し、サイドウォールの
多結晶シリコン１３を露出させる窓１７を形成した後
に、この窓１７を通して多結晶シリコン１３とその下の
SiO2膜１２をドライエッチングにより除去する。
【００２５】次に、図２(e) に示すように、燐を含む多
結晶シリコン膜１８を全体に形成した後に、ベース引出
電極７の上のSiO2膜５とその側部に残存したSiO2膜１２
をマスクにしてその燐を固相拡散し、内部ベース層９の
上層部にｎ+ 型のエミッタ層１９を形成する。
結晶シリコン膜１８を全体に形成した後に、ベース引出
電極７の上のSiO2膜５とその側部に残存したSiO2膜１２
をマスクにしてその燐を固相拡散し、内部ベース層９の
上層部にｎ+ 型のエミッタ層１９を形成する。
【００２６】この後に、アルミニウム膜２０を堆積し、
これと多結晶シリコン膜１８とを連続してパターニング
して、エミッタ層１９とベース引出電極７を短絡するエ
ミッタ電極２１を形成する。これと同時に、コレクタ引
出層３の上にコレクタ電極２２を形成する。
これと多結晶シリコン膜１８とを連続してパターニング
して、エミッタ層１９とベース引出電極７を短絡するエ
ミッタ電極２１を形成する。これと同時に、コレクタ引
出層３の上にコレクタ電極２２を形成する。
【００２７】なお、符号２３は、ｎ型シリコン層１の下
に形成されたｎ+ 型の埋込み層を示している。以上のよ
うな工程により形成されたバイポーラトランジスタは、
エミッタ電極２１とベース引出電極７を短絡してエミッ
タ・ベース短絡型の保護素子として使用することにな
る。
に形成されたｎ+ 型の埋込み層を示している。以上のよ
うな工程により形成されたバイポーラトランジスタは、
エミッタ電極２１とベース引出電極７を短絡してエミッ
タ・ベース短絡型の保護素子として使用することにな
る。
【００２８】このような保護素子によれば、エミッタ層
１９が内部ベース層９にほぼ等しい広さを有し、そのエ
ミッタ層の面積Ｓ2 は、図４に示す内部回路のバイポー
ラトランジスタのエミッタ層４５の面積Ｓ1 よりも大き
くなって耐圧が増し、エミッタ層１９と内部ベース層９
との界面にかかる静電ストレスが小さくなって亀裂破壊
が生じ難くなる。
１９が内部ベース層９にほぼ等しい広さを有し、そのエ
ミッタ層の面積Ｓ2 は、図４に示す内部回路のバイポー
ラトランジスタのエミッタ層４５の面積Ｓ1 よりも大き
くなって耐圧が増し、エミッタ層１９と内部ベース層９
との界面にかかる静電ストレスが小さくなって亀裂破壊
が生じ難くなる。
【００２９】この結果、セルフアライン型のバイポーラ
トランジスタを保護素子として使用することが可能にな
る。
トランジスタを保護素子として使用することが可能にな
る。
【００３０】
【発明の効果】以上述べたように本発明によれば、セル
フアライン型のバイポーラトランジスタのエミッタ層と
ベース層を短絡して保護素子として用いる場合に、その
エミッタ層の面積を内部回路のセルフアライン型バイポ
ーラトランジスタのエミッタ層よりも広くしているの
で、保護素子のエミッタ層と内部ベース層の界面にかか
る静電ストレスが小さくなって亀裂破壊が生じ難くな
り、保護素子として適用することができる。
フアライン型のバイポーラトランジスタのエミッタ層と
ベース層を短絡して保護素子として用いる場合に、その
エミッタ層の面積を内部回路のセルフアライン型バイポ
ーラトランジスタのエミッタ層よりも広くしているの
で、保護素子のエミッタ層と内部ベース層の界面にかか
る静電ストレスが小さくなって亀裂破壊が生じ難くな
り、保護素子として適用することができる。
【図１】本発明の一実施例装置の製造工程を示す断面図
（その１）である。
（その１）である。
【図２】本発明の一実施例装置の製造工程を示す断面図
（その２）である。
（その２）である。
【図３】半導体装置における保護素子の接続状態を示す
ブロック図と、保護素子の等価回路図である。
ブロック図と、保護素子の等価回路図である。
【図４】バイポーラトランジスタの製造工程の一例を示
す断面図である。
す断面図である。
１ シリコン層（コレクタ層） ２ 選択酸化膜 ３ コレクタ引出層 ５ SiO2膜 ７ ベース引出電極 ８ コレクタ電極 ９ 内部ベース層 １０ 外部ベース層 １２ SiO2膜 １８ 多結晶シリコン膜 １９ エミッタ層 ２０ アルミニウム膜 ２１ エミッタ電極 ２２ コレクタ電極 ４１ ベース引出電極 ４２ エミッタ電極 ４３ シリコン層（コレクタ層） ４４ 外部ベース層 ４５ エミッタ層 ４６ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/522 23/556 23/60 23/62
Claims (1)
- 【請求項１】第一の外部ベース層（44）に囲まれた第一
の内部ベース層（51）と、前記第一の内部ベース層（5
1）の上層部に形成された第一のエミッタ層（45）と、
前記第一の外部ベース層（44）及び前記第一の内部ベー
ス層（51）の下に形成された第一のコレクタ層（43）と
から構成されるバイポーラトランジスタを内部回路に形
成するとともに、 第二の外部ベース層（10）に囲まれた第二の内部ベース
層（９）と、前記第二の内部ベース層（９）の上層部に
形成されて前記第一の内部エミッタ層（45）よりも面積
の大きい第二のエミッタ層（19）と、前記第二の外部ベ
ース層（10）及び前記第二の内部ベース層（９）の下に
形成された第二のコレクタ層（１）と、前記第二の外部
ベース層（10）の上に形成されるベース引出電極（７）
と、前記第二のエミッタ層（19）及び前記ベース引出電
極（７）に接続されるエミッタ電極（21）とから構成さ
れたエミッタ・ベース短絡型の保護素子を有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175319A JPH0621076A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175319A JPH0621076A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621076A true JPH0621076A (ja) | 1994-01-28 |
Family
ID=15994010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175319A Pending JPH0621076A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559509B1 (en) | 1999-09-07 | 2003-05-06 | Nec Corporation | Semiconductor device protection circuit whose operation is stabilized |
-
1992
- 1992-07-02 JP JP4175319A patent/JPH0621076A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559509B1 (en) | 1999-09-07 | 2003-05-06 | Nec Corporation | Semiconductor device protection circuit whose operation is stabilized |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010911 |