JPH0685619B2 - 過電流保護回路 - Google Patents
過電流保護回路Info
- Publication number
- JPH0685619B2 JPH0685619B2 JP63124437A JP12443788A JPH0685619B2 JP H0685619 B2 JPH0685619 B2 JP H0685619B2 JP 63124437 A JP63124437 A JP 63124437A JP 12443788 A JP12443788 A JP 12443788A JP H0685619 B2 JPH0685619 B2 JP H0685619B2
- Authority
- JP
- Japan
- Prior art keywords
- overcurrent
- power
- current
- protection circuit
- overcurrent protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Protection Of Static Devices (AREA)
- Control Of Voltage And Current In General (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、３相ブリッジ構成に配置されたパワーデバ
イスの過電流保護回路に関するものである。
イスの過電流保護回路に関するものである。
第２図は従来の過電流保護回路を含む３相ブリッジ構成
パワーデバイスの回路図である。まず、回路構成につい
て説明する。パワートランジスタT1〜T6が３相ブリッジ
構成に配置されている。トランジスタT1,T2の接続点、
トランジスタT3,T4の接続点およびトランジスタT5,T6の
接続点から出力U,VおよびＷが出力され３相モータなど
に接続される。アッパーアーム側のトランジスタT1,T3
およびT5のコレクタは正電位側の母線Ｐに接続され、ロ
ーアーアーム側のトランジスタT2,T4およびT6のエミッ
タは、負電位側の母線Ｎに接続されている。母線P,Nの
間にはコンデンサＣが接続される。また母線Ｐにはカレ
ントトランスCTが接続され、母線Ｎには過電流検出抵抗
RSが接続され、母線P,Nに流れる電流を検出する。な
お、トランジスタT1〜T6のベースには通常図示されない
ドライブ回路が接続される。
パワーデバイスの回路図である。まず、回路構成につい
て説明する。パワートランジスタT1〜T6が３相ブリッジ
構成に配置されている。トランジスタT1,T2の接続点、
トランジスタT3,T4の接続点およびトランジスタT5,T6の
接続点から出力U,VおよびＷが出力され３相モータなど
に接続される。アッパーアーム側のトランジスタT1,T3
およびT5のコレクタは正電位側の母線Ｐに接続され、ロ
ーアーアーム側のトランジスタT2,T4およびT6のエミッ
タは、負電位側の母線Ｎに接続されている。母線P,Nの
間にはコンデンサＣが接続される。また母線Ｐにはカレ
ントトランスCTが接続され、母線Ｎには過電流検出抵抗
RSが接続され、母線P,Nに流れる電流を検出する。な
お、トランジスタT1〜T6のベースには通常図示されない
ドライブ回路が接続される。
次に動作について説明する。過負荷状態が発生し過電流
が流れると、母線Ｎに接続された過電流検出抵抗RSにお
いて電圧降下が大きくなる。この電圧降下の増大により
過電流が検出できる。また、母線Ｐに接続されたカレン
トトランスCTにも過電流に対応した電圧が発生するの
で、過電流の検出が行える。通常過電流が検出される
と、パワートランジスタT1〜T6の図示されないドライブ
回路に異常信号がフィードバックされ、各パワートラン
ジスタT1〜T6を非導通にするなどして、過電流による各
素子の破壊を防ぎ保護を行う。
が流れると、母線Ｎに接続された過電流検出抵抗RSにお
いて電圧降下が大きくなる。この電圧降下の増大により
過電流が検出できる。また、母線Ｐに接続されたカレン
トトランスCTにも過電流に対応した電圧が発生するの
で、過電流の検出が行える。通常過電流が検出される
と、パワートランジスタT1〜T6の図示されないドライブ
回路に異常信号がフィードバックされ、各パワートラン
ジスタT1〜T6を非導通にするなどして、過電流による各
素子の破壊を防ぎ保護を行う。
従来の過電流保護回路は以上のように構成されているの
で、過電流検出抵抗RsやカレントトランスCTなどを用い
なければならなかった。過電流検出抵抗Rsを用いると電
力損失が増大しまた、カレントトランスCTを用いると装
置全体が大きくなりコストが上るなどという問題点があ
った。このような問題点は大電力化が進むにつれ深刻な
ものとなる。
で、過電流検出抵抗RsやカレントトランスCTなどを用い
なければならなかった。過電流検出抵抗Rsを用いると電
力損失が増大しまた、カレントトランスCTを用いると装
置全体が大きくなりコストが上るなどという問題点があ
った。このような問題点は大電力化が進むにつれ深刻な
ものとなる。
この発明は上記のような問題点を解消するためになされ
たもので、電力損失の小さい、小型，低コストの過電流
保護回路を得ることを目的とする。
たもので、電力損失の小さい、小型，低コストの過電流
保護回路を得ることを目的とする。
この発明に係る過電流保護回路は、３相ブリッジ構成に
配置された複数の電力素子と、前記複数の電力素子のう
ち、ローアーアーム側に配置された３つの電力素子の各
々に並列に接続され、各対応する電力素子に流れる電流
に応じた電圧を出力する電流検出手段と、前記電流検出
手段の出力電圧のうち、いずれか１つに基づいて対応す
るローアーアーム側の前記電力素子の過電流を検出し、
またいずれか２つに基づいて対応するアッパーアーム側
の前記電力素子の過電流を検出し、過電流を検出したこ
とを示す異常信号を発生する異常信号発生手段とを備え
たものである。
配置された複数の電力素子と、前記複数の電力素子のう
ち、ローアーアーム側に配置された３つの電力素子の各
々に並列に接続され、各対応する電力素子に流れる電流
に応じた電圧を出力する電流検出手段と、前記電流検出
手段の出力電圧のうち、いずれか１つに基づいて対応す
るローアーアーム側の前記電力素子の過電流を検出し、
またいずれか２つに基づいて対応するアッパーアーム側
の前記電力素子の過電流を検出し、過電流を検出したこ
とを示す異常信号を発生する異常信号発生手段とを備え
たものである。
この発明における過電流保護回路は、ローアーアーム側
の３つの電力素子に並列に接続された電流検出手段によ
り過電流を検出し、所定の条件に応じて異常信号発生手
段により異常信号を発生する。
の３つの電力素子に並列に接続された電流検出手段によ
り過電流を検出し、所定の条件に応じて異常信号発生手
段により異常信号を発生する。
以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例による過電流保護回路の回路
図である。まず構成について説明する。パワーデバイス
であるパワーMOSFETQ1〜Q6が３相ブリッジ構成に接続さ
れている。ローアーアーム側のパワーMOSFETQ2,Q4およ
びQ6に、カレントセンス用MOSFETQ7,Q8およびQ9と検出
抵抗Rs1,Rs2およびRs3をそれぞれ直列に接続した３個の
カレントセンサーがそれぞれ並列に接続される。
図は、この発明の一実施例による過電流保護回路の回路
図である。まず構成について説明する。パワーデバイス
であるパワーMOSFETQ1〜Q6が３相ブリッジ構成に接続さ
れている。ローアーアーム側のパワーMOSFETQ2,Q4およ
びQ6に、カレントセンス用MOSFETQ7,Q8およびQ9と検出
抵抗Rs1,Rs2およびRs3をそれぞれ直列に接続した３個の
カレントセンサーがそれぞれ並列に接続される。
また検出抵抗Rs1,Rs2およびRs3の母線Ｎとは逆の端をそ
れぞれの電圧降下検出点SU,SVおよびSWとする。第１の
比較回路部であるコンパレータCOM1,COM2およびCOM3の
それぞれの正入力端子に電圧降下検出点SU,SVおよびSW
が接続され、それぞれの負入力端子は共通に第１の基準
電圧Vref1に接続される。第２の比較回路部であるコン
パレータCOM4,COM5およびCOM6のそれぞれの正入力端子
にも電圧降下検出点SU,SVおよびSWが接続され、それぞ
れの負入力端子は共通に第２の基準電圧Vref2に接続さ
れる。コンパレータCOM1,COM2およびCOM3の出力は論理
和ロジックOR1に入力される。コンパレータCOM4の出力
は論理積ロジックAND1,AND2に入力される。コンパレー
タCOM5の出力は論理積ロジックAND1,AND3に入力され
る。コンパレータCOM6の出力は論理積ロジックAND2,AND
3に入力される。論理積ロジックAND1,AND2およびAND3の
出力は論理和ロジックOR2に入力される。論理和ロジッ
クOR1およびOR2の出力は論理和ロジックOR3に入力され
る。論理和ロジックOR3の出力は異常信号Faultとなる。
れぞれの電圧降下検出点SU,SVおよびSWとする。第１の
比較回路部であるコンパレータCOM1,COM2およびCOM3の
それぞれの正入力端子に電圧降下検出点SU,SVおよびSW
が接続され、それぞれの負入力端子は共通に第１の基準
電圧Vref1に接続される。第２の比較回路部であるコン
パレータCOM4,COM5およびCOM6のそれぞれの正入力端子
にも電圧降下検出点SU,SVおよびSWが接続され、それぞ
れの負入力端子は共通に第２の基準電圧Vref2に接続さ
れる。コンパレータCOM1,COM2およびCOM3の出力は論理
和ロジックOR1に入力される。コンパレータCOM4の出力
は論理積ロジックAND1,AND2に入力される。コンパレー
タCOM5の出力は論理積ロジックAND1,AND3に入力され
る。コンパレータCOM6の出力は論理積ロジックAND2,AND
3に入力される。論理積ロジックAND1,AND2およびAND3の
出力は論理和ロジックOR2に入力される。論理和ロジッ
クOR1およびOR2の出力は論理和ロジックOR3に入力され
る。論理和ロジックOR3の出力は異常信号Faultとなる。
次に動作について説明する。カレントセンス用MOSFET
Q7,Q8およびQ9は、対応するそれぞれのパワーMOSFETQ2,
Q4およびQ6と同じタイミングで能動化され、主電流を分
流して対応するそれぞれの検出抵抗Rs1,Ss2およびRs3の
検出用の電流を流す。主電流を分流する構成であるた
め、検出のための電力損失は充分に小さい。検出抵抗Rs
1,Ss2およびRs3で与えられる電圧降下は、それぞれの電
圧降下検出点SU,SVおよびSWから対応する各コンパレー
タCOM1〜COM6の正入力端子に与えられる。
Q7,Q8およびQ9は、対応するそれぞれのパワーMOSFETQ2,
Q4およびQ6と同じタイミングで能動化され、主電流を分
流して対応するそれぞれの検出抵抗Rs1,Ss2およびRs3の
検出用の電流を流す。主電流を分流する構成であるた
め、検出のための電力損失は充分に小さい。検出抵抗Rs
1,Ss2およびRs3で与えられる電圧降下は、それぞれの電
圧降下検出点SU,SVおよびSWから対応する各コンパレー
タCOM1〜COM6の正入力端子に与えられる。
ローアーアーム側のパワーMOSFETQ2,Q4およびQ6に過電
流が発生すると対応する電圧降下検出点SU,SVおよびSW
の電位が基準電圧Vref1より高くなる。対応するコンパ
レータCOM1,COM2およびCOM3の出力が“H"レベル、した
がって論理和ロジックOR1,OR3の出力“H"レベルとなり
異常信号Faultが出力される。また、アッパーアーム側
のパワーMOSFETQ1,Q3およびQ5の過電流の検出は次のよ
うになる。３相ブリッジ構成において、たとえばパワー
MOSFETQ1が導通のとき、他のアームのローアーアーム側
のパワーMOSFETQ4,Q6が導通となっている。パワーMOSFE
TQ1に過電流が発生するとパワーMOSFETQ4,Q6にも基準以
上の電流が流れる。基準電圧Vref2は、基準電圧Vref1よ
りも低いがアッパーアーム側のパワーMOSFETQ1,Q3およ
びQ5のいずれかに過電流が流れた時に、対応するローア
ーアーム側の２つのパワーMOSFETに流れる基準以上の電
流を検出できるような値となっている。アッパーアーム
側のパワーMOSFETQ1に過電流が流れると、パワーMOSFET
Q4,Q6に基準以上の電流が流れ、電圧降下検出点SV,SWの
電位が基準電圧Vref2より高くなり、対応するコンパレ
ータCOM5,COM6の出力が“H"レベルとなる。対応する論
理積ロジックAND3の出力が“H"レベル、したがって論理
和ロジックOR2,OR3の出力も“H"レベルとなり異常信号F
aultが出力される。他のアッパーアーム側のパワーMOSF
ETQ3,Q5についても同様にして過電流を検出できる。
流が発生すると対応する電圧降下検出点SU,SVおよびSW
の電位が基準電圧Vref1より高くなる。対応するコンパ
レータCOM1,COM2およびCOM3の出力が“H"レベル、した
がって論理和ロジックOR1,OR3の出力“H"レベルとなり
異常信号Faultが出力される。また、アッパーアーム側
のパワーMOSFETQ1,Q3およびQ5の過電流の検出は次のよ
うになる。３相ブリッジ構成において、たとえばパワー
MOSFETQ1が導通のとき、他のアームのローアーアーム側
のパワーMOSFETQ4,Q6が導通となっている。パワーMOSFE
TQ1に過電流が発生するとパワーMOSFETQ4,Q6にも基準以
上の電流が流れる。基準電圧Vref2は、基準電圧Vref1よ
りも低いがアッパーアーム側のパワーMOSFETQ1,Q3およ
びQ5のいずれかに過電流が流れた時に、対応するローア
ーアーム側の２つのパワーMOSFETに流れる基準以上の電
流を検出できるような値となっている。アッパーアーム
側のパワーMOSFETQ1に過電流が流れると、パワーMOSFET
Q4,Q6に基準以上の電流が流れ、電圧降下検出点SV,SWの
電位が基準電圧Vref2より高くなり、対応するコンパレ
ータCOM5,COM6の出力が“H"レベルとなる。対応する論
理積ロジックAND3の出力が“H"レベル、したがって論理
和ロジックOR2,OR3の出力も“H"レベルとなり異常信号F
aultが出力される。他のアッパーアーム側のパワーMOSF
ETQ3,Q5についても同様にして過電流を検出できる。
通常、異常信号Faultは対応する素子の過電流保護を行
うため、図示されないドライブ回路などにフィードバッ
クされる。
うため、図示されないドライブ回路などにフィードバッ
クされる。
以上のように、検出抵抗Rs1,Rs2およびRs3における電流
損失は非常に小さく、また、カレントセンス用MOSFET
Q7,Q8およびQ9、検出抵抗Rs1,Rs2およびRs3、コンパレ
ータCOM1〜COM6、調理和ロジックOR1,OR2およびOR3、論
理積ロジック回路AND1,AND2およびAND3などは小型に構
成できるので、電力損失の小さい、小型，低コストの過
電流保護回路となる。
損失は非常に小さく、また、カレントセンス用MOSFET
Q7,Q8およびQ9、検出抵抗Rs1,Rs2およびRs3、コンパレ
ータCOM1〜COM6、調理和ロジックOR1,OR2およびOR3、論
理積ロジック回路AND1,AND2およびAND3などは小型に構
成できるので、電力損失の小さい、小型，低コストの過
電流保護回路となる。
なお、上記実施例ではローアーアーム側のパワーMOSFET
Q2,Q4およびQ6のうちの２つの電流和をとるためコンパ
レータCOM4,COM5およびCOM6とアンド回路AND1,AND2およ
びAND3を用いたが、検出抵抗Rs1,Rs2およびRs3の電圧降
下を加算器などにより直接加算し、コンパレータで対応
する基準電圧と比較してもよい。また、上記実施例では
パワーデバイスとしてパワーMOSFETについて述べたがIG
BTやバイポーラトランジスタなどのパラーデバイスにつ
いてもこの発明は同様に適用できる。またそれぞれのパ
ワーデバイスが１つでなく複数個を並列に接続して３相
ブリッジ構成となっているものについても同様に適用で
きる。またカレントセンス回路内臓のMOSFET,IGBTなど
をパワーデバイスとカレントセンサーの代りに用いても
上記実施例と同様の効果を奏する。
Q2,Q4およびQ6のうちの２つの電流和をとるためコンパ
レータCOM4,COM5およびCOM6とアンド回路AND1,AND2およ
びAND3を用いたが、検出抵抗Rs1,Rs2およびRs3の電圧降
下を加算器などにより直接加算し、コンパレータで対応
する基準電圧と比較してもよい。また、上記実施例では
パワーデバイスとしてパワーMOSFETについて述べたがIG
BTやバイポーラトランジスタなどのパラーデバイスにつ
いてもこの発明は同様に適用できる。またそれぞれのパ
ワーデバイスが１つでなく複数個を並列に接続して３相
ブリッジ構成となっているものについても同様に適用で
きる。またカレントセンス回路内臓のMOSFET,IGBTなど
をパワーデバイスとカレントセンサーの代りに用いても
上記実施例と同様の効果を奏する。
以上のように、この発明によれば３相ブリッジ構成の複
数の電力素子のうちローアーアーム側の３つの電力素子
の各々に並列に電流検出手段を接続し、前記電流検出手
段の出力を入力され所定の条件に応じて異常信号を発生
する異常信号発生手段を設けたので、電力損失の小さい
小型，低コストの過電流保護回路を得ることができる。
数の電力素子のうちローアーアーム側の３つの電力素子
の各々に並列に電流検出手段を接続し、前記電流検出手
段の出力を入力され所定の条件に応じて異常信号を発生
する異常信号発生手段を設けたので、電力損失の小さい
小型，低コストの過電流保護回路を得ることができる。
第１図はこの発明の一実施例による過電流保護回路の回
路図、第２図は従来の過電流保護回路の回路図である。 図において、Q1〜Q6はパワーMOSFET、Q7,Q8およびQ9は
カレントセンス用MOSFET、Rs1,Rs2およびRs3は検出抵
抗、COM1〜COM6はコンパレータ、OR1,OR2およびOR3は論
理和ロジック、AND1,AND2およびAND3は論理積ロジッ
ク、Faultは異常信号出力である。 なお、各図中同一符号は同一または相当部分を示す。
路図、第２図は従来の過電流保護回路の回路図である。 図において、Q1〜Q6はパワーMOSFET、Q7,Q8およびQ9は
カレントセンス用MOSFET、Rs1,Rs2およびRs3は検出抵
抗、COM1〜COM6はコンパレータ、OR1,OR2およびOR3は論
理和ロジック、AND1,AND2およびAND3は論理積ロジッ
ク、Faultは異常信号出力である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】３相ブリッジ構成に配置された複数の電力
素子と、 前記複数の電力素子のうち、ローアーアーム側に配置さ
れた３つの電力素子の各々に並列に接続され、各対応す
る電力素子に流れる電流に応じた電圧を出力する電流検
出手段と、 前記電流検出手段の出力電圧のうち、いずれか１つに基
づいて、対応するローアーアーム側の前記電力素子の過
電流を検出し、またいずれか２つに基づいて対応するア
ッパーアーム側の前記電力素子の過電流を検出し、過電
流を検出したことを示す異常信号を発生する異常信号発
生手段とを備えた過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124437A JPH0685619B2 (ja) | 1988-05-20 | 1988-05-20 | 過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124437A JPH0685619B2 (ja) | 1988-05-20 | 1988-05-20 | 過電流保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295621A JPH01295621A (ja) | 1989-11-29 |
| JPH0685619B2 true JPH0685619B2 (ja) | 1994-10-26 |
Family
ID=14885472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124437A Expired - Lifetime JPH0685619B2 (ja) | 1988-05-20 | 1988-05-20 | 過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685619B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04185228A (ja) * | 1990-11-20 | 1992-07-02 | Daikin Ind Ltd | インバータの短絡保護装置 |
| USRE39109E1 (en) | 1998-09-30 | 2006-05-30 | Mitsubishi Denki Kabushiki Kaisha | Inverter circuit |
-
1988
- 1988-05-20 JP JP63124437A patent/JPH0685619B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01295621A (ja) | 1989-11-29 |
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