JPH0685680A - Σδデータコンバータ - Google Patents
ΣδデータコンバータInfo
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- JPH0685680A JPH0685680A JP23374992A JP23374992A JPH0685680A JP H0685680 A JPH0685680 A JP H0685680A JP 23374992 A JP23374992 A JP 23374992A JP 23374992 A JP23374992 A JP 23374992A JP H0685680 A JPH0685680 A JP H0685680A
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Abstract
(57)【要約】
【目的】 入力値に対する直線性誤差ピークの影響を受
けず、広範囲で直線性誤差特性の良いΣΔデータコンバ
ータを実現する。 【構成】 ΣΔ変調器を用い、このΣΔ変調器が発生す
る直線性誤差ピークを減少させることにより、直線性誤
差特性を改善するΣΔデータコンバータにおいて、特定
の入力値を検出する検出手段と、この検出手段の出力信
号に基づき、特定の入力値の場合に直線性誤差ピークを
シフトさせるため、入力にオフセットを加算する加算手
段と、この加算手段の出力をΣΔ変調するΣΔ変調器
と、検出手段の出力信号に基づき、特定の入力値の場合
にΣΔ変調器の出力から先に加算したオフセットを減算
する減算手段と、この減算器の出力をフィルタリングす
るフィルタとを設ける。
けず、広範囲で直線性誤差特性の良いΣΔデータコンバ
ータを実現する。 【構成】 ΣΔ変調器を用い、このΣΔ変調器が発生す
る直線性誤差ピークを減少させることにより、直線性誤
差特性を改善するΣΔデータコンバータにおいて、特定
の入力値を検出する検出手段と、この検出手段の出力信
号に基づき、特定の入力値の場合に直線性誤差ピークを
シフトさせるため、入力にオフセットを加算する加算手
段と、この加算手段の出力をΣΔ変調するΣΔ変調器
と、検出手段の出力信号に基づき、特定の入力値の場合
にΣΔ変調器の出力から先に加算したオフセットを減算
する減算手段と、この減算器の出力をフィルタリングす
るフィルタとを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ΣΔデータコンバータ
に関し、特に直線性誤差特性を改善したΣΔデータコン
バータに関する。
に関し、特に直線性誤差特性を改善したΣΔデータコン
バータに関する。
【０００２】
【従来の技術】ΣΔデータコンバータに用いられるΣΔ
変調器は直流入力時に、ある特定の入力値で直線性誤差
にピークが生じるため精度が悪くなる。この直線性誤差
のピークを減少させるため、入力にディザを印加する方
法が取られている。ここで、ディザ（dither）とは摩
擦、ヒステリシス、妨害等の効果を克服するために導入
される小さな振幅の有用な振動のことである。
変調器は直流入力時に、ある特定の入力値で直線性誤差
にピークが生じるため精度が悪くなる。この直線性誤差
のピークを減少させるため、入力にディザを印加する方
法が取られている。ここで、ディザ（dither）とは摩
擦、ヒステリシス、妨害等の効果を克服するために導入
される小さな振幅の有用な振動のことである。
【０００３】図７はこのような従来のΣΔデータコンバ
ータの一例を示す構成ブロック図である。図７において
１はディザ、２及び３は加算器、４は遅延手段、５は量
子化手段、６はローパスフィルタである。ここで２〜５
はΣΔ変調器５０を、１〜６はΣΔデータコンバータ５
１をそれぞれ構成する。
ータの一例を示す構成ブロック図である。図７において
１はディザ、２及び３は加算器、４は遅延手段、５は量
子化手段、６はローパスフィルタである。ここで２〜５
はΣΔ変調器５０を、１〜６はΣΔデータコンバータ５
１をそれぞれ構成する。
【０００４】加算器２の第１の入力には入力信号が、第
２の入力にはディザ１がそれぞれ接続される。加算器２
の出力は加算器３の一方の入力に接続され、加算器３の
出力は遅延手段４を介して加算器３の他方の入力及び量
子化手段５に接続される。また、量子化手段５の出力は
加算器２の第３の入力及びローパスフィルタ６に接続さ
れ、ローパスフィルタ６は出力信号を出力する。但し、
ここではΣΔデータコンバータ５１の動作説明について
は省略する。
２の入力にはディザ１がそれぞれ接続される。加算器２
の出力は加算器３の一方の入力に接続され、加算器３の
出力は遅延手段４を介して加算器３の他方の入力及び量
子化手段５に接続される。また、量子化手段５の出力は
加算器２の第３の入力及びローパスフィルタ６に接続さ
れ、ローパスフィルタ６は出力信号を出力する。但し、
ここではΣΔデータコンバータ５１の動作説明について
は省略する。
【０００５】ここで、図８及び９はΣΔデータコンバー
タ５１の入力に対する直線性誤差特性を示す特性曲線図
である。図８はディザ１を印加しない場合の直線性誤差
特性を示しており、特定の入力値に対して直線性誤差の
ピークが生じていることがわかる。ここで、図中の”Ｆ
Ｓ”は入力値のフルスケールを示している。
タ５１の入力に対する直線性誤差特性を示す特性曲線図
である。図８はディザ１を印加しない場合の直線性誤差
特性を示しており、特定の入力値に対して直線性誤差の
ピークが生じていることがわかる。ここで、図中の”Ｆ
Ｓ”は入力値のフルスケールを示している。
【０００６】これに対して図９はディザ１を印加した場
合の直線性誤差特性を示している。図９（Ａ）はディザ
振幅を”±１／３２・ＦＳ”、ディザ周波数を”１ＭＨ
ｚ”、図９（Ｂ）はディザ振幅を”±１／４・ＦＳ”、
ディザ周波数を”１ＭＨｚ”とした場合をそれぞれ示し
ている。
合の直線性誤差特性を示している。図９（Ａ）はディザ
振幅を”±１／３２・ＦＳ”、ディザ周波数を”１ＭＨ
ｚ”、図９（Ｂ）はディザ振幅を”±１／４・ＦＳ”、
ディザ周波数を”１ＭＨｚ”とした場合をそれぞれ示し
ている。
【０００７】この結果、ディザを印加してそのディザ振
幅を増加させることにより、図８中”イ”の直線性誤差
ピークは、図９（Ａ）中”ロ”のピーク及び図９（Ｂ）
中”ハ”のピークに示すように減少して行く。
幅を増加させることにより、図８中”イ”の直線性誤差
ピークは、図９（Ａ）中”ロ”のピーク及び図９（Ｂ）
中”ハ”のピークに示すように減少して行く。
【０００８】
【発明が解決しようとする課題】しかし、図７に示す従
来例では、図９（Ａ）及び（Ｂ）のようにディザ振幅を
大きくすれば直線性誤差ピークは減少するが、その反
面”±ＦＳ”付近の誤差が増加して精度が悪化する。ま
た、ディザ振幅が大き過ぎるとローパスフィルタ６にお
いてディザ成分を除去しきれず、ディザ成分がΣΔデー
タコンバータ５１の出力に漏れて精度が悪化する。さら
に、ディザ周波数を大きくすればローパスフィルタ６で
のディザ成分の除去が容易になるが、直線性誤差が増加
する傾向にある。従って本発明の目的は、入力値に対す
る直線性誤差ピークの影響を受けず、広範囲で直線性誤
差特性の良いΣΔデータコンバータを実現することにあ
る。
来例では、図９（Ａ）及び（Ｂ）のようにディザ振幅を
大きくすれば直線性誤差ピークは減少するが、その反
面”±ＦＳ”付近の誤差が増加して精度が悪化する。ま
た、ディザ振幅が大き過ぎるとローパスフィルタ６にお
いてディザ成分を除去しきれず、ディザ成分がΣΔデー
タコンバータ５１の出力に漏れて精度が悪化する。さら
に、ディザ周波数を大きくすればローパスフィルタ６で
のディザ成分の除去が容易になるが、直線性誤差が増加
する傾向にある。従って本発明の目的は、入力値に対す
る直線性誤差ピークの影響を受けず、広範囲で直線性誤
差特性の良いΣΔデータコンバータを実現することにあ
る。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明では、ΣΔ変調器を用い、このΣΔ変
調器が発生する直線性誤差ピークを減少させることによ
り、直線性誤差特性を改善するΣΔデータコンバータに
おいて、特定の入力値を検出する検出手段と、この検出
手段の出力信号に基づき、前記特定の入力値の場合に直
線性誤差ピークをシフトさせるため、前記入力にオフセ
ットを加算する加算手段と、この加算手段の出力をΣΔ
変調するΣΔ変調器と、前記検出手段の出力信号に基づ
き、前記特定の入力値の場合に前記ΣΔ変調器の出力か
ら先に加算した前記オフセットを減算する減算手段と、
この減算器の出力をフィルタリングするフィルタとを備
えたことを特徴とするものである。
るために、本発明では、ΣΔ変調器を用い、このΣΔ変
調器が発生する直線性誤差ピークを減少させることによ
り、直線性誤差特性を改善するΣΔデータコンバータに
おいて、特定の入力値を検出する検出手段と、この検出
手段の出力信号に基づき、前記特定の入力値の場合に直
線性誤差ピークをシフトさせるため、前記入力にオフセ
ットを加算する加算手段と、この加算手段の出力をΣΔ
変調するΣΔ変調器と、前記検出手段の出力信号に基づ
き、前記特定の入力値の場合に前記ΣΔ変調器の出力か
ら先に加算した前記オフセットを減算する減算手段と、
この減算器の出力をフィルタリングするフィルタとを備
えたことを特徴とするものである。
【００１０】
【作用】直線性誤差ピークを生じる特定入力値に対して
オフセットを加えてΣΔ変調し、その結果からオフセッ
ト分を除去して出力することにより、実質的に直線性誤
差ピークが発生しない。
オフセットを加えてΣΔ変調し、その結果からオフセッ
ト分を除去して出力することにより、実質的に直線性誤
差ピークが発生しない。
【００１１】
【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係るΣΔデータコンバータの一実施例で
ある１２ビットＤ／Ａ変換器を示す構成ブロック図であ
る。図１において７は特定の入力値（ビットパターン）
を検出する検出手段、８は入力値を３２ＬＳＢ分シフト
させる加算器、９はディザ、１０及び２１は検出手段７
の出力により制御されるスイッチ、１１及び１２は加算
器、１３は遅延手段、１４はマルチプレクサ、１５は比
較器、１６及び１７はトランジスタ、１８は抵抗、１９
及び２０は定電流源、２２はローパスフィルタである。
ここで、１００は１２ビット入力、１０１はアナログ出
力である。
図１は本発明に係るΣΔデータコンバータの一実施例で
ある１２ビットＤ／Ａ変換器を示す構成ブロック図であ
る。図１において７は特定の入力値（ビットパターン）
を検出する検出手段、８は入力値を３２ＬＳＢ分シフト
させる加算器、９はディザ、１０及び２１は検出手段７
の出力により制御されるスイッチ、１１及び１２は加算
器、１３は遅延手段、１４はマルチプレクサ、１５は比
較器、１６及び１７はトランジスタ、１８は抵抗、１９
及び２０は定電流源、２２はローパスフィルタである。
ここで、１００は１２ビット入力、１０１はアナログ出
力である。
【００１２】また、８，１０はオフセットの加算手段５
２を、１１〜１５はΣΔＤ／Ａ変調器５３を、１６〜２
１はオフセットの減算手段である１ビットＤ／Ａ変換器
５４をそれぞれ構成している。
２を、１１〜１５はΣΔＤ／Ａ変調器５３を、１６〜２
１はオフセットの減算手段である１ビットＤ／Ａ変換器
５４をそれぞれ構成している。
【００１３】入力１００は検出手段７、加算器８及びス
イッチ１０の一方の入力に接続され、加算器８の出力は
スイッチ１０の他方の入力に接続される。スイッチ１０
の出力は加算器１１の第１の入力に接続され、加算器１
１の第２の入力にはディザ９が、第３の入力にはマルチ
プレクサ１４の出力が接続される。加算器１１の出力は
さらに加算器１２の一方の入力に接続され、加算器１２
の出力は遅延手段１３を介して加算器１２の他方の入力
及び比較器１５に接続される。
イッチ１０の一方の入力に接続され、加算器８の出力は
スイッチ１０の他方の入力に接続される。スイッチ１０
の出力は加算器１１の第１の入力に接続され、加算器１
１の第２の入力にはディザ９が、第３の入力にはマルチ
プレクサ１４の出力が接続される。加算器１１の出力は
さらに加算器１２の一方の入力に接続され、加算器１２
の出力は遅延手段１３を介して加算器１２の他方の入力
及び比較器１５に接続される。
【００１４】比較器１５の出力はマルチプレクサ１４の
制御端子およびトランジスタ１６のベースに接続され
る。トランジスタ１６のエミッタはトランジスタ１７の
エミッタ及びスイッチ２１の入力に接続され、トランジ
スタ１７のベースは接地され、トランジスタ１７のコレ
クタは抵抗１８の一端及びローパスフィルタ２２に接続
され、ローパスフィルタ２２は出力１０１を出力する。
制御端子およびトランジスタ１６のベースに接続され
る。トランジスタ１６のエミッタはトランジスタ１７の
エミッタ及びスイッチ２１の入力に接続され、トランジ
スタ１７のベースは接地され、トランジスタ１７のコレ
クタは抵抗１８の一端及びローパスフィルタ２２に接続
され、ローパスフィルタ２２は出力１０１を出力する。
【００１５】スイッチ２１の２つの出力は定電流源１９
及び２０を介して負電圧源に、トランジスタ１６のコレ
クタ及び抵抗１８の他端は正電圧源にそれぞれ接続され
る。また、検出手段７の出力はスイッチ１０及び２１の
制御端子に接続される。
及び２０を介して負電圧源に、トランジスタ１６のコレ
クタ及び抵抗１８の他端は正電圧源にそれぞれ接続され
る。また、検出手段７の出力はスイッチ１０及び２１の
制御端子に接続される。
【００１６】ここで、マルチプレクサの２つの入力には
１２ビット入力のフルスケールに相当する”±２０４８
ＬＳＢ”が入力されている。
１２ビット入力のフルスケールに相当する”±２０４８
ＬＳＢ”が入力されている。
【００１７】図１に示す実施例の動作を図２〜図５を用
いて説明する。ここで、図２はディザ振幅を”±１／３
２・ＦＳ”、ディザ周波数を”１ＭＨｚ”とし、スイッ
チ１０を”イ”側、スイッチ２１を”ハ”側にした場
合、図４はスイッチ１０を”ロ”側、スイッチ２１を”
ニ”側にした場合の直線性誤差特性を示している。
いて説明する。ここで、図２はディザ振幅を”±１／３
２・ＦＳ”、ディザ周波数を”１ＭＨｚ”とし、スイッ
チ１０を”イ”側、スイッチ２１を”ハ”側にした場
合、図４はスイッチ１０を”ロ”側、スイッチ２１を”
ニ”側にした場合の直線性誤差特性を示している。
【００１８】また、図３（Ａ）、（Ｂ）及び（Ｃ）は図
２中”ホ”、”ヘ”及び”ト”のピーク付近を拡大した
直線性誤差特性を、図５（Ａ）、（Ｂ）及び（Ｃ）は図
４中”チ”、”リ”及び”ヌ”のピーク付近を拡大した
直線性誤差特性をそれぞれ示している。
２中”ホ”、”ヘ”及び”ト”のピーク付近を拡大した
直線性誤差特性を、図５（Ａ）、（Ｂ）及び（Ｃ）は図
４中”チ”、”リ”及び”ヌ”のピーク付近を拡大した
直線性誤差特性をそれぞれ示している。
【００１９】図２に示すように入力値が”±１０２４Ｌ
ＳＢ”、”±６８３ＬＳＢ”及び”０ＬＳＢ”の付近で
直線性誤差のピークを生じ、図３に示すようにピークを
中心にした”±１６ＬＳＢ”以外の入力値に対しては直
線性誤差が”±０．０５％”以下になっている。従っ
て、入力値が”±１０２４±１６ＬＳＢ”、”±６８３
±１６ＬＳＢ”及び”０±１６ＬＳＢ”以外の時にはス
イッチ１０を”イ”側、スイッチ２１を”ハ”側にして
動作させることにより、直線性誤差は”±０．０５％”
以下になる。
ＳＢ”、”±６８３ＬＳＢ”及び”０ＬＳＢ”の付近で
直線性誤差のピークを生じ、図３に示すようにピークを
中心にした”±１６ＬＳＢ”以外の入力値に対しては直
線性誤差が”±０．０５％”以下になっている。従っ
て、入力値が”±１０２４±１６ＬＳＢ”、”±６８３
±１６ＬＳＢ”及び”０±１６ＬＳＢ”以外の時にはス
イッチ１０を”イ”側、スイッチ２１を”ハ”側にして
動作させることにより、直線性誤差は”±０．０５％”
以下になる。
【００２０】一方、入力値が”±１０２４±１６ＬＳ
Ｂ”、”±６８３±１６ＬＳＢ”及び”０±１６ＬＳ
Ｂ”の時には、スイッチ１０を”ロ”側、スイッチ２１
を”ニ”側にする。この結果、入力値には加算器８によ
り”＋３２ＬＳＢ”が加算されるので、ΣΔＤ／Ａ変調
器５３の入力値は実質的に”±（１０２４＋３２）±１
６ＬＳＢ”、”±（６８３＋３２）±１６ＬＳＢ”及
び”（０＋３２）±１６ＬＳＢ”となり、このような実
質的な入力値に対して、ΣΔＤ／Ａ変調器５３は直線性
誤差ピークは生じなくなり、直線性誤差は”±０．０５
％”以下になる。
Ｂ”、”±６８３±１６ＬＳＢ”及び”０±１６ＬＳ
Ｂ”の時には、スイッチ１０を”ロ”側、スイッチ２１
を”ニ”側にする。この結果、入力値には加算器８によ
り”＋３２ＬＳＢ”が加算されるので、ΣΔＤ／Ａ変調
器５３の入力値は実質的に”±（１０２４＋３２）±１
６ＬＳＢ”、”±（６８３＋３２）±１６ＬＳＢ”及
び”（０＋３２）±１６ＬＳＢ”となり、このような実
質的な入力値に対して、ΣΔＤ／Ａ変調器５３は直線性
誤差ピークは生じなくなり、直線性誤差は”±０．０５
％”以下になる。
【００２１】しかし、比較器１５の１ビット出力には加
算器８で加算した”＋３２ＬＳＢ”がオフセットとして
存在するので、減算手段であるＤ／Ａ変換器５４で”＋
３２ＬＳＢ”分のオフセットを減算する。ここでは、定
電流源２０の出力電流”Ｉ20”を定電流源１９の出力電
流”Ｉ19”に対して、 Ｉ20＝(１＋３２／４０９６)・Ｉ19 となるように設定することにより、”＋３２ＬＳＢ”の
オフセット分を減算している。
算器８で加算した”＋３２ＬＳＢ”がオフセットとして
存在するので、減算手段であるＤ／Ａ変換器５４で”＋
３２ＬＳＢ”分のオフセットを減算する。ここでは、定
電流源２０の出力電流”Ｉ20”を定電流源１９の出力電
流”Ｉ19”に対して、 Ｉ20＝(１＋３２／４０９６)・Ｉ19 となるように設定することにより、”＋３２ＬＳＢ”の
オフセット分を減算している。
【００２２】即ち、Ｄ／Ａ変換器５４の出力は正電圧源
から抵抗１５の電圧降下を引いたものとして出力される
ので、”Ｉ20”が流れることにより、”＋３２ＬＳＢ”
のオフセット分に相当する”(３２／４０９６)・Ｉ19”
分だけ抵抗１５の電圧降下が大きくなり”＋３２ＬＳ
Ｂ”のオフセット分が減算される。この結果、ΣΔデー
タコンバータの直線性誤差特性は図４及び５のようにな
り、”±１０２４±１６ＬＳＢ”、”±６８３±１６Ｌ
ＳＢ”及び”±０±１６ＬＳＢ”の時には直線性誤差ピ
ークは生じず、直線性誤差は”±０．０５％”以下にな
る。
から抵抗１５の電圧降下を引いたものとして出力される
ので、”Ｉ20”が流れることにより、”＋３２ＬＳＢ”
のオフセット分に相当する”(３２／４０９６)・Ｉ19”
分だけ抵抗１５の電圧降下が大きくなり”＋３２ＬＳ
Ｂ”のオフセット分が減算される。この結果、ΣΔデー
タコンバータの直線性誤差特性は図４及び５のようにな
り、”±１０２４±１６ＬＳＢ”、”±６８３±１６Ｌ
ＳＢ”及び”±０±１６ＬＳＢ”の時には直線性誤差ピ
ークは生じず、直線性誤差は”±０．０５％”以下にな
る。
【００２３】従って、検出手段７により特定の入力値を
検出した場合はスイッチ１０を”ロ”側、スイッチ２１
を”ニ”側にし、特定の入力値以外を検出した場合はス
イッチ１０を”イ”側、スイッチ２１を”ハ”側にする
ようにスイッチ１０及び２１を制御することにより、図
６の特性曲線図に示すような直線性誤差特性を得ること
ができる。この結果、広範囲の入力値に対して直線性誤
差を”±０．０５％”以下にすることができる。
検出した場合はスイッチ１０を”ロ”側、スイッチ２１
を”ニ”側にし、特定の入力値以外を検出した場合はス
イッチ１０を”イ”側、スイッチ２１を”ハ”側にする
ようにスイッチ１０及び２１を制御することにより、図
６の特性曲線図に示すような直線性誤差特性を得ること
ができる。この結果、広範囲の入力値に対して直線性誤
差を”±０．０５％”以下にすることができる。
【００２４】この結果、直線性誤差ピークを生じる特定
入力値に対してオフセットを加えてΣΔ変調し、その結
果からオフセット分を除去して出力することにより、実
質的に直線性誤差ピークが発生せず、広範囲で直線性誤
差特性の良いΣΔデータコンバータとなる。また、ディ
ザ振幅は”±１／３２・ＦＳ”程度でよく、大振幅のデ
ィザを印加する必要がないのでローパスフィルタ２２か
らディザ成分が漏れる心配もない。
入力値に対してオフセットを加えてΣΔ変調し、その結
果からオフセット分を除去して出力することにより、実
質的に直線性誤差ピークが発生せず、広範囲で直線性誤
差特性の良いΣΔデータコンバータとなる。また、ディ
ザ振幅は”±１／３２・ＦＳ”程度でよく、大振幅のデ
ィザを印加する必要がないのでローパスフィルタ２２か
らディザ成分が漏れる心配もない。
【００２５】なお、本実施例ではΣΔＤ／Ａ変換器を例
にして説明しているが、ΣΔＡ／Ｄ変換器に用いること
も可能である。また、ΣΔ変調器は１次にしているが、
２次以上のΣΔ変調器、若しくは、カスコード接続のΣ
Δ変調器を用いることも可能である。さらに、本実施例
では入力にディザを印加し前述にような５つの直線性誤
差ピークにのみ着目しているがこれに限るわけではな
く、ディザを印加せずに他の直線性誤差ピークに着目し
てもよい。
にして説明しているが、ΣΔＡ／Ｄ変換器に用いること
も可能である。また、ΣΔ変調器は１次にしているが、
２次以上のΣΔ変調器、若しくは、カスコード接続のΣ
Δ変調器を用いることも可能である。さらに、本実施例
では入力にディザを印加し前述にような５つの直線性誤
差ピークにのみ着目しているがこれに限るわけではな
く、ディザを印加せずに他の直線性誤差ピークに着目し
てもよい。
【００２６】
【発明の効果】以上説明したことら明らかなように、本
発明によれば次のような効果がある。直線性誤差ピーク
を生じる特定入力値に対してオフセットを加えてΣΔ変
調し、その結果からオフセット分を除去して出力するこ
とにより、入力値に対する直線性誤差ピークの影響を受
けず、広範囲で直線性誤差特性の良いΣΔデータコンバ
ータが実現できる。
発明によれば次のような効果がある。直線性誤差ピーク
を生じる特定入力値に対してオフセットを加えてΣΔ変
調し、その結果からオフセット分を除去して出力するこ
とにより、入力値に対する直線性誤差ピークの影響を受
けず、広範囲で直線性誤差特性の良いΣΔデータコンバ
ータが実現できる。
【図１】本発明に係るΣΔデータコンバータの一実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図２】図１の実施例の直線性誤差特性を示す特性曲線
図である。
図である。
【図３】図２の特性曲線図の各直線性誤差ピークを拡大
した状態を示す特性曲線図である。
した状態を示す特性曲線図である。
【図４】図１の実施例の直線性誤差ピークをシフトさせ
た場合の直線性誤差特性を示す特性曲線図である。
た場合の直線性誤差特性を示す特性曲線図である。
【図５】図４の特性曲線図の各直線性誤差ピークを拡大
した状態を示す特性曲線図である。
した状態を示す特性曲線図である。
【図６】図１の実施例の入力値に基づいて直線性誤差ピ
ークをシフトさせた場合の直線性誤差特性を示す特性曲
線図である。
ークをシフトさせた場合の直線性誤差特性を示す特性曲
線図である。
【図７】従来のΣΔデータコンバータの一例を示す構成
ブロック図である。
ブロック図である。
【図８】ディザを印加しない場合の従来のΣΔデータコ
ンバータの直線性誤差特性を示す特性曲線図である。
ンバータの直線性誤差特性を示す特性曲線図である。
【図９】ディザを印加した場合の従来のΣΔデータコン
バータの直線性誤差特性を示す特性曲線図である。
バータの直線性誤差特性を示す特性曲線図である。
１，９ ディザ ２，３，８，５，１１，１２ 加算器 ４，１３ 遅延手段 ５ 量子化手段 ６，２２ ローパスフィルタ ７ 検出手段 １０，２１ スイッチ １４ マルチプレクサ １５ 比較器 １６，１７ トランジスタ １８ 抵抗 １９，２０ 定電流源 ５０ ΣΔ変調器 ５１ ΣΔデータコンバータ ５２ 加算手段 ５３ ΣΔＤ／Ａ変調器 ５４ Ｄ／Ａ変換器 １００ 入力
Claims (1)
- 【請求項１】ΣΔ変調器を用い、このΣΔ変調器が発生
する直線性誤差ピークを減少させることにより、直線性
誤差特性を改善するΣΔデータコンバータにおいて、 特定の入力値を検出する検出手段と、 この検出手段の出力信号に基づき、前記特定の入力値の
場合に直線性誤差ピークをシフトさせるため、前記入力
にオフセットを加算する加算手段と、 この加算手段の出力をΣΔ変調するΣΔ変調器と、 前記検出手段の出力信号に基づき、前記特定の入力値の
場合に前記ΣΔ変調器の出力から先に加算した前記オフ
セットを減算する減算手段と、 この減算器の出力をフィルタリングするフィルタとを備
えたことを特徴とするΣΔデータコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23374992A JPH0685680A (ja) | 1992-09-01 | 1992-09-01 | Σδデータコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23374992A JPH0685680A (ja) | 1992-09-01 | 1992-09-01 | Σδデータコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685680A true JPH0685680A (ja) | 1994-03-25 |
Family
ID=16959979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23374992A Pending JPH0685680A (ja) | 1992-09-01 | 1992-09-01 | Σδデータコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685680A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002507850A (ja) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 位相検出器 |
| JP2006254261A (ja) * | 2005-03-14 | 2006-09-21 | Renesas Technology Corp | Σδ型ａ／ｄ変換回路を内蔵した通信用半導体集積回路 |
| JP2009094678A (ja) * | 2007-10-05 | 2009-04-30 | Renesas Technology Corp | Ｄ／ａコンバータ |
| JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
-
1992
- 1992-09-01 JP JP23374992A patent/JPH0685680A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002507850A (ja) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 位相検出器 |
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| JP2015146604A (ja) * | 2000-03-04 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
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