JPH077435A - Σδａｄ変換器のディザ混入回路 - Google Patents
Σδａｄ変換器のディザ混入回路Info
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- JPH077435A JPH077435A JP14878893A JP14878893A JPH077435A JP H077435 A JPH077435 A JP H077435A JP 14878893 A JP14878893 A JP 14878893A JP 14878893 A JP14878893 A JP 14878893A JP H077435 A JPH077435 A JP H077435A
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Abstract
(57)【要約】
【目的】ΣΔＡＤ変換器におけるディザ混入回路に関
し、入力信号を変化させることなしに、ディザを加えら
れるようにした、ΣΔＡＤ変換器のディザ混入回路を提
供することを目的とする。 【構成】信号源１の電圧と基準電圧との差の電圧をコン
デンサＣに充電し、充電された電圧と基準電圧との差の
電圧を積分して出力を発生するΣΔ変調部２を備え、こ
の積分出力を用いて１ビットのＡＤ変換を行うようにし
たΣΔＡＤ変換器において、ディザ混入回路３を設け
て、積分時の基準電圧の値を変化させることによって信
号源１の電圧にディザを混入して、ΣΔＡＤ変換器のＳ
／Ｎ特性のレベル依存を防止するように構成する。
し、入力信号を変化させることなしに、ディザを加えら
れるようにした、ΣΔＡＤ変換器のディザ混入回路を提
供することを目的とする。 【構成】信号源１の電圧と基準電圧との差の電圧をコン
デンサＣに充電し、充電された電圧と基準電圧との差の
電圧を積分して出力を発生するΣΔ変調部２を備え、こ
の積分出力を用いて１ビットのＡＤ変換を行うようにし
たΣΔＡＤ変換器において、ディザ混入回路３を設け
て、積分時の基準電圧の値を変化させることによって信
号源１の電圧にディザを混入して、ΣΔＡＤ変換器のＳ
／Ｎ特性のレベル依存を防止するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ΣΔＡＤ変換器の改良
に関し、特に入力信号を変化させることなしに、ディザ
を加えられるようにした、ΣΔＡＤ変換器のディザ混入
回路に関するものである。
に関し、特に入力信号を変化させることなしに、ディザ
を加えられるようにした、ΣΔＡＤ変換器のディザ混入
回路に関するものである。
【０００２】ΣΔＡＤ変換器のＳ／Ｎ特性は、入力信号
のレベルに依存して変化する。これに対して、入力信号
に微小信号（ディザ）を混入して、このようなレベル依
存を防止する方法が知られている。
のレベルに依存して変化する。これに対して、入力信号
に微小信号（ディザ）を混入して、このようなレベル依
存を防止する方法が知られている。
【０００３】ΣΔＡＤ変換器におけるディザ混入回路
は、入力信号を変化させることなしに、ディザを混入で
きるものであることが要望される。
は、入力信号を変化させることなしに、ディザを混入で
きるものであることが要望される。
【０００４】
【従来の技術】図４は、ディザ信号源を持つΣΔＡＤ変
換器を示したものであって、１１は信号源、１２はΣΔ
ＡＤ変換器、１３はディジタル・フィルタを示してい
る。ΣΔＡＤ変換器１２は、信号源１１のアナログ入力
信号に対して、あるサンプリング周波数で１ビットのア
ナログ・ディジタル（ＡＤ）変換を行い、この出力をデ
ィジタル・フィルタ１３を経て帯域制限することによっ
て、ディジタル化された出力を得る。
換器を示したものであって、１１は信号源、１２はΣΔ
ＡＤ変換器、１３はディジタル・フィルタを示してい
る。ΣΔＡＤ変換器１２は、信号源１１のアナログ入力
信号に対して、あるサンプリング周波数で１ビットのア
ナログ・ディジタル（ＡＤ）変換を行い、この出力をデ
ィジタル・フィルタ１３を経て帯域制限することによっ
て、ディジタル化された出力を得る。
【０００５】ΣΔＡＤ変換器は、そのＳ／Ｎ特性が入力
信号のレベルに依存して変化するため、入力信号に適当
な微小信号（ディザ）を混入することによって、これを
改善することができる。図４において１４はディザ信号
源であって、適当な直流信号または交流信号（方形波
等）からなるディザ信号を、加算部１５を経て信号源１
１の入力信号に加算することによって、ΣΔＡＤ変換器
１２のＳ／Ｎ特性のレベル依存を防止することができ
る。
信号のレベルに依存して変化するため、入力信号に適当
な微小信号（ディザ）を混入することによって、これを
改善することができる。図４において１４はディザ信号
源であって、適当な直流信号または交流信号（方形波
等）からなるディザ信号を、加算部１５を経て信号源１
１の入力信号に加算することによって、ΣΔＡＤ変換器
１２のＳ／Ｎ特性のレベル依存を防止することができ
る。
【０００６】図５は、従来のΣΔＡＤ変換器におけるデ
ィザ混入回路とΣΔ変調部の例を示したものである。２
１はΣΔ変調部であって、ＳＷ1 〜ＳＷ4 はスイッチド
・キャパシタ部を構成するスイッチ、Ｃ0 はサンプリン
グ用のコンデンサ、ＯＰ1 は積分器を構成するオペアン
プ（演算増幅器）であって、Ｃ1 はその積分コンデンサ
である。２２はディザ混入回路であって、ＯＰ2 はオペ
アンプ（演算増幅器）、Ｒ1,Ｒ2 は抵抗である。
ィザ混入回路とΣΔ変調部の例を示したものである。２
１はΣΔ変調部であって、ＳＷ1 〜ＳＷ4 はスイッチド
・キャパシタ部を構成するスイッチ、Ｃ0 はサンプリン
グ用のコンデンサ、ＯＰ1 は積分器を構成するオペアン
プ（演算増幅器）であって、Ｃ1 はその積分コンデンサ
である。２２はディザ混入回路であって、ＯＰ2 はオペ
アンプ（演算増幅器）、Ｒ1,Ｒ2 は抵抗である。
【０００７】ΣΔ変調部２１において、スイッチド・キ
ャパシタ部のスイッチＳＷ1 とＳＷ 2 、およびスイッチ
ＳＷ3 とＳＷ4 は、あるサンプリング周波数で交互にオ
ン，オフを繰り返す。
ャパシタ部のスイッチＳＷ1 とＳＷ 2 、およびスイッチ
ＳＷ3 とＳＷ4 は、あるサンプリング周波数で交互にオ
ン，オフを繰り返す。
【０００８】スイッチＳＷ1 ，ＳＷ2 がオンのとき、ス
イッチＳＷ3 ，ＳＷ4 がオフであって、入力信号と基準
電圧Ｖref との差の電圧によって、コンデンサＣ0 が充
電される。スイッチＳＷ3 ，ＳＷ4 がオンのとき、スイ
ッチＳＷ1 ，ＳＷ2 がオフであって、基準電圧Ｖref と
コンデンサＣ0 の電圧との差の電圧によって、積分コン
デンサＣ1 に積分される。
イッチＳＷ3 ，ＳＷ4 がオフであって、入力信号と基準
電圧Ｖref との差の電圧によって、コンデンサＣ0 が充
電される。スイッチＳＷ3 ，ＳＷ4 がオンのとき、スイ
ッチＳＷ1 ，ＳＷ2 がオフであって、基準電圧Ｖref と
コンデンサＣ0 の電圧との差の電圧によって、積分コン
デンサＣ1 に積分される。
【０００９】信号源１１の電圧をＶS としたとき、ディ
ザ混入回路２２におけるオペアンプＯＰ2 は、＋端子の
入力を中心として、−（Ｒ2 ／Ｒ1 ）ＶS を加算した出
力を発生する。この際、＋端子の入力として、基準電圧
Ｖref に対してある電圧α（Ｖ）を加算することによっ
て、ΣΔＡＤ変換器におけるディザの混入を行うことが
できる。
ザ混入回路２２におけるオペアンプＯＰ2 は、＋端子の
入力を中心として、−（Ｒ2 ／Ｒ1 ）ＶS を加算した出
力を発生する。この際、＋端子の入力として、基準電圧
Ｖref に対してある電圧α（Ｖ）を加算することによっ
て、ΣΔＡＤ変換器におけるディザの混入を行うことが
できる。
【００１０】図６は、従来のΣΔＡＤ変換器におけるデ
ィザ混入回路とΣΔ変調部の他の例を示したものであ
る。図６において、ΣΔ変調部２１は図５の場合と同様
である。２３はディザ混入回路、２４はディザ信号源で
ある。ディザ混入回路２３において、ＳＷ11〜ＳＷ14４
は第２のスイッチド・キャパシタ部を構成するスイッ
チ、Ｃ01はサンプリング用のコンデンサである。
ィザ混入回路とΣΔ変調部の他の例を示したものであ
る。図６において、ΣΔ変調部２１は図５の場合と同様
である。２３はディザ混入回路、２４はディザ信号源で
ある。ディザ混入回路２３において、ＳＷ11〜ＳＷ14４
は第２のスイッチド・キャパシタ部を構成するスイッ
チ、Ｃ01はサンプリング用のコンデンサである。
【００１１】ディザ混入回路２３において、スイッチド
・キャパシタ部のスイッチＳＷ11，ＳＷ12、およびスイ
ッチＳＷ13，ＳＷ14は、ΣΔ変調部２１のスイッチド・
キャパシタ部のスイッチＳＷ1 とＳＷ2 、およびスイッ
チＳＷ3 とＳＷ4 と同期して交互にオン，オフを繰り返
し、ディザ信号源２４からコンデンサＣ01に充電された
電荷が、ΣΔ変調部２１の積分コンデンサＣ1 に充電さ
れることによって、ディザの混入が行われる。
・キャパシタ部のスイッチＳＷ11，ＳＷ12、およびスイ
ッチＳＷ13，ＳＷ14は、ΣΔ変調部２１のスイッチド・
キャパシタ部のスイッチＳＷ1 とＳＷ2 、およびスイッ
チＳＷ3 とＳＷ4 と同期して交互にオン，オフを繰り返
し、ディザ信号源２４からコンデンサＣ01に充電された
電荷が、ΣΔ変調部２１の積分コンデンサＣ1 に充電さ
れることによって、ディザの混入が行われる。
【００１２】
【発明が解決しようとする課題】図５に示されたΣΔＡ
Ｄ変換器は、その前段にオペアンプ等からなるディザ混
入回路を設けて、入力信号にディザを加えるようにして
いる。この回路では、入力信号が、前段に置かれたオペ
アンプを通るため、オペアンプの特性に影響されやすい
という問題がある。
Ｄ変換器は、その前段にオペアンプ等からなるディザ混
入回路を設けて、入力信号にディザを加えるようにして
いる。この回路では、入力信号が、前段に置かれたオペ
アンプを通るため、オペアンプの特性に影響されやすい
という問題がある。
【００１３】また図６に示されたΣΔＡＤ変換器では、
ディザを加えるためにΣΔＡＤ変換器の前段にオペアン
プ等を必要としないため、オペアンプの特性に影響され
ることがないが、信号入力部にスイッチド・キャパシタ
部を２つ持つため、両スイッチド・キャパシタ部の動作
タイミングの調節を厳密に行わなければならない。また
ディザ混入側のスイッチド・キャパシタ部のコンデンサ
の精度も、ΣΔＡＤ変換器の特性劣化の原因になるとい
う問題がある。
ディザを加えるためにΣΔＡＤ変換器の前段にオペアン
プ等を必要としないため、オペアンプの特性に影響され
ることがないが、信号入力部にスイッチド・キャパシタ
部を２つ持つため、両スイッチド・キャパシタ部の動作
タイミングの調節を厳密に行わなければならない。また
ディザ混入側のスイッチド・キャパシタ部のコンデンサ
の精度も、ΣΔＡＤ変換器の特性劣化の原因になるとい
う問題がある。
【００１４】本発明は、このような従来技術の課題を解
決しようとするものであって、ディザ混入のために、Σ
ΔＡＤ変換器の前段にオペアンプ等を必要としないの
で、オペアンプの特性に影響されることがなく、また常
に同じディザ信号を与えることができるので、ディザ信
号の変化によるＳ／Ｎ特性の劣化を防止することが可能
な、ΣΔＡＤ変換器を提供することを目的としている。
決しようとするものであって、ディザ混入のために、Σ
ΔＡＤ変換器の前段にオペアンプ等を必要としないの
で、オペアンプの特性に影響されることがなく、また常
に同じディザ信号を与えることができるので、ディザ信
号の変化によるＳ／Ｎ特性の劣化を防止することが可能
な、ΣΔＡＤ変換器を提供することを目的としている。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成を示したものである。 (1) 信号源１の電圧と基準電圧との差の電圧をコンデン
サＣに充電し、この充電電圧と基準電圧との差の電圧を
積分して出力を発生するΣΔ変調部２を備えたΣΔＡＤ
変換器において、基準電圧にディザを加算して出力する
ディザ混入回路３を設け、積分時の基準電圧を変化させ
ることによって、信号源１の電圧にディザを混入する。
成を示したものである。 (1) 信号源１の電圧と基準電圧との差の電圧をコンデン
サＣに充電し、この充電電圧と基準電圧との差の電圧を
積分して出力を発生するΣΔ変調部２を備えたΣΔＡＤ
変換器において、基準電圧にディザを加算して出力する
ディザ混入回路３を設け、積分時の基準電圧を変化させ
ることによって、信号源１の電圧にディザを混入する。
【００１６】(2)(1)において、ディザ混入回路３が、逆
相入力を接地され正相入力に基準電圧を与えられた演算
増幅器ＯＰを有し、この演算増幅器ＯＰの出力を積分時
の基準電圧として与えるようにする。
相入力を接地され正相入力に基準電圧を与えられた演算
増幅器ＯＰを有し、この演算増幅器ＯＰの出力を積分時
の基準電圧として与えるようにする。
【００１７】(3)(2)において、演算増幅器ＯＰが、出力
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路からなる帰還回路を２組有し、各スイッチを交互に
オンに制御することによって、基準電圧に方形波を付加
した電圧を積分時の基準電圧として与えるようにする。
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路からなる帰還回路を２組有し、各スイッチを交互に
オンに制御することによって、基準電圧に方形波を付加
した電圧を積分時の基準電圧として与えるようにする。
【００１８】(4)(2)において、演算増幅器ＯＰが、出力
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路からなる複数組の帰還回路を有し、いずれかのスイ
ッチをオンに制御することによって、基準電圧に異なる
電圧を付加した電圧を積分時の基準電圧として与えるよ
うにする。
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路からなる複数組の帰還回路を有し、いずれかのスイ
ッチをオンに制御することによって、基準電圧に異なる
電圧を付加した電圧を積分時の基準電圧として与えるよ
うにする。
【００１９】
【作用】(1) ΣΔ変調部２においては、信号源１の電圧
と基準電圧との差の電圧をコンデンサＣに充電して、充
電電圧と基準電圧との差の電圧を積分して出力を発生す
る。ΣΔＡＤ変換器は、この積分出力を用いて１ビット
のＡＤ変換出力を発生する。
と基準電圧との差の電圧をコンデンサＣに充電して、充
電電圧と基準電圧との差の電圧を積分して出力を発生す
る。ΣΔＡＤ変換器は、この積分出力を用いて１ビット
のＡＤ変換出力を発生する。
【００２０】この場合に、ディザ混入回路３を設けて、
基準電圧にディザを加算して出力して、ΣΔ変調部２に
おける積分時の基準電圧を変化させることによって、信
号源１の電圧にディザを混入するようにするので、ディ
ザ混入のために、ΣΔＡＤ変換器の前段に演算増幅器等
を必要とせず、従ってΣΔＡＤ変換器の性能が、演算増
幅器の特性に影響されることがない。
基準電圧にディザを加算して出力して、ΣΔ変調部２に
おける積分時の基準電圧を変化させることによって、信
号源１の電圧にディザを混入するようにするので、ディ
ザ混入のために、ΣΔＡＤ変換器の前段に演算増幅器等
を必要とせず、従ってΣΔＡＤ変換器の性能が、演算増
幅器の特性に影響されることがない。
【００２１】(2)(1)の場合に、ディザ混入回路３に、逆
相入力を接地され正相入力に基準電圧を与えられた演算
増幅器ＯＰを設け、この演算増幅器ＯＰの出力を積分時
の基準電圧として与えることによって、入力信号にディ
ザを付与することができる。
相入力を接地され正相入力に基準電圧を与えられた演算
増幅器ＯＰを設け、この演算増幅器ＯＰの出力を積分時
の基準電圧として与えることによって、入力信号にディ
ザを付与することができる。
【００２２】(3)(2)の場合に、演算増幅器ＯＰに、出力
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路を接続した帰還回路を２組設けて、各スイッチを交
互にオンに制御することによって、基準電圧に方形波を
付加した電圧を積分時の基準電圧として与えることがで
き、これによって入力信号に方形波のディザを付与する
ことができる。
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路を接続した帰還回路を２組設けて、各スイッチを交
互にオンに制御することによって、基準電圧に方形波を
付加した電圧を積分時の基準電圧として与えることがで
き、これによって入力信号に方形波のディザを付与する
ことができる。
【００２３】(4)(2)の場合に、演算増幅器ＯＰに、出力
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路からなる複数組の帰還回路を設けて、いずれかのス
イッチをオンに制御することによって、異なる電圧を基
準電圧に付加した電圧を積分時の基準電圧として与える
ことができ、これによって入力信号に異なる直流電圧を
ディザとして付与することができる。
端子と逆相入力間に異なる値の抵抗とスイッチとの直列
回路からなる複数組の帰還回路を設けて、いずれかのス
イッチをオンに制御することによって、異なる電圧を基
準電圧に付加した電圧を積分時の基準電圧として与える
ことができ、これによって入力信号に異なる直流電圧を
ディザとして付与することができる。
【００２４】
【実施例】図２は、本発明の一実施例を示したものであ
って、ディザとして直流電圧を用いる場合を示してい
る。図５におけると同じ部分を同じ記号で示し、２５は
ディザ混入回路である。ディザ混入回路２５において、
ＯＰ3 はオペアンプ（演算増幅器）、Ｒ1 ，Ｒ2 は抵抗
である。
って、ディザとして直流電圧を用いる場合を示してい
る。図５におけると同じ部分を同じ記号で示し、２５は
ディザ混入回路である。ディザ混入回路２５において、
ＯＰ3 はオペアンプ（演算増幅器）、Ｒ1 ，Ｒ2 は抵抗
である。
【００２５】信号源１１からＡ点に、入力信号が与えら
れる。ΣΔ変調部２１のスイッチド・キャパシタ部にお
いて、スイッチＳＷ1 ，ＳＷ2 がオンのとき、スイッチ
ＳＷ 3 ，ＳＷ4 がオフであって、入力電圧Ｖｓと基準電
圧Ｖref との差の電圧によって、コンデンサＣ0 が充電
される。
れる。ΣΔ変調部２１のスイッチド・キャパシタ部にお
いて、スイッチＳＷ1 ，ＳＷ2 がオンのとき、スイッチ
ＳＷ 3 ，ＳＷ4 がオフであって、入力電圧Ｖｓと基準電
圧Ｖref との差の電圧によって、コンデンサＣ0 が充電
される。
【００２６】次にスイッチド・キャパシタ部において、
スイッチＳＷ3 ，ＳＷ4 がオンのとき、スイッチＳＷ
1 ，ＳＷ2 がオフであって、コンデンサＣ0 の充電電圧
と、Ｂ点における基準電圧Ｖref2との差の電圧によっ
て、積分コンデンサＣ1 に積分される。
スイッチＳＷ3 ，ＳＷ4 がオンのとき、スイッチＳＷ
1 ，ＳＷ2 がオフであって、コンデンサＣ0 の充電電圧
と、Ｂ点における基準電圧Ｖref2との差の電圧によっ
て、積分コンデンサＣ1 に積分される。
【００２７】基準電圧Ｖref2は、オペアンプＯＰ3 の＋
入力における基準電圧Ｖref に対して、抵抗Ｒ1,Ｒ2 の
比によって定まる直流のディザ電圧が付与されている。
入力における基準電圧Ｖref に対して、抵抗Ｒ1,Ｒ2 の
比によって定まる直流のディザ電圧が付与されている。
【００２８】これによって、積分コンデンサＣ1 に積分
される電圧は、入力信号にディザが加わった電圧に基づ
くものとなるので、オペアンプ等を通過させることな
く、入力信号をΣΔＡＤ変換器に入力させることができ
る。
される電圧は、入力信号にディザが加わった電圧に基づ
くものとなるので、オペアンプ等を通過させることな
く、入力信号をΣΔＡＤ変換器に入力させることができ
る。
【００２９】図３は、本発明の他の実施例を示したもの
であって、ディザとして方形波電圧または異なる直流電
圧を用いる場合を示している。図２におけると同じ部分
を同じ記号で示し、ディザ混入回路２６において、ＳＷ
5 ，ＳＷ6 はスイッチ、Ｒ3（Ｒ3 ≠Ｒ2 ）は抵抗であ
る。
であって、ディザとして方形波電圧または異なる直流電
圧を用いる場合を示している。図２におけると同じ部分
を同じ記号で示し、ディザ混入回路２６において、ＳＷ
5 ，ＳＷ6 はスイッチ、Ｒ3（Ｒ3 ≠Ｒ2 ）は抵抗であ
る。
【００３０】図３の実施例においては、スイッチＳＷ
5 ，ＳＷ6 が交互にオン，オフを繰り返すことによっ
て、基準電圧Ｖref を微小電圧変化させた方形波からな
るディザを与えられた基準電圧Ｖref3が、オペアンプＯ
Ｐ3 の出力Ｂ点に得られ、この電圧によって、図２の場
合と同様に、積分コンデンサＣ1 における電荷の積分が
行われる。
5 ，ＳＷ6 が交互にオン，オフを繰り返すことによっ
て、基準電圧Ｖref を微小電圧変化させた方形波からな
るディザを与えられた基準電圧Ｖref3が、オペアンプＯ
Ｐ3 の出力Ｂ点に得られ、この電圧によって、図２の場
合と同様に、積分コンデンサＣ1 における電荷の積分が
行われる。
【００３１】また、図３の実施例において、スイッチＳ
Ｗ5 またはＳＷ6 のいずれか一方をオンにすることによ
って、異なる直流電圧からなるディザを与えられた基準
電圧Ｖref3をＢ点に得ることができるので、ΣΔＡＤ変
換器におけるディザを任意に変更することができる。
Ｗ5 またはＳＷ6 のいずれか一方をオンにすることによ
って、異なる直流電圧からなるディザを与えられた基準
電圧Ｖref3をＢ点に得ることができるので、ΣΔＡＤ変
換器におけるディザを任意に変更することができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、入
力信号をオペアンプ等を通過させることなく、ΣΔＡＤ
変換器に入力させることができるので、オペアンプ等の
影響によるＳ／Ｎ特性の劣化を防止することができる。
力信号をオペアンプ等を通過させることなく、ΣΔＡＤ
変換器に入力させることができるので、オペアンプ等の
影響によるＳ／Ｎ特性の劣化を防止することができる。
【００３３】また本発明によれば、ディザ混入回路にお
けるオペアンプ回路の抵抗を変更するのみで、ディザ信
号の値を変更することができる。
けるオペアンプ回路の抵抗を変更するのみで、ディザ信
号の値を変更することができる。
【００３４】さらに本発明によれば、ΣΔ変調部のスイ
ッチド・キャパシタ部の基準電圧を与える部分を変更す
るだけなので、差動回路のΣΔＡＤ変換器に対しても容
易に適用することができ、同様の効果を得ることができ
る。
ッチド・キャパシタ部の基準電圧を与える部分を変更す
るだけなので、差動回路のΣΔＡＤ変換器に対しても容
易に適用することができ、同様の効果を得ることができ
る。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】本発明の他の実施例を示す図である。
【図４】ディザ信号源を持つΣΔＡＤ変換器を示す図で
ある。
ある。
【図５】従来のΣΔＡＤ変換器におけるディザ混入回路
とΣΔ変調部の例を示す図である。
とΣΔ変調部の例を示す図である。
【図６】従来のΣΔＡＤ変換器におけるディザ混入回路
とΣΔ変調部の他の例を示す図である。
とΣΔ変調部の他の例を示す図である。
１ 信号源 ２ ΣΔ変調部 ３ ディザ混入回路 Ｃ コンデンサ ＯＰ 演算増幅器
Claims (4)
- 【請求項１】 信号源（１）の電圧と基準電圧との差の
電圧をコンデンサ（Ｃ）に充電し、該充電された電圧と
基準電圧との差の電圧を積分して出力を発生するΣΔ変
調部（２）を備えたΣΔＡＤ変換器において、 基準電圧にディザを加算して出力するディザ混入回路
（３）を設け、前記積分時の基準電圧を変化させること
によって、前記信号源（１）の電圧にディザを混入する
ことを特徴とするΣΔＡＤ変換器のディザ混入回路。 - 【請求項２】 前記ディザ混入回路（３）が、逆相入力
を接地され正相入力に基準電圧を与えられた演算増幅器
（ＯＰ）を有し、該演算増幅器（ＯＰ）の出力を前記積
分時の基準電圧として与えるようにしたことを特徴とす
る請求項１に記載のΣΔＡＤ変換器のディザ混入回路。 - 【請求項３】 前記演算増幅器（ＯＰ）が、出力端子と
逆相入力間に異なる値の抵抗とスイッチとの直列回路か
らなる帰還回路を２組有し、各スイッチを交互にオンに
制御することによって、基準電圧に方形波を付加した電
圧を前記積分時の基準電圧として与えるようにしたこと
を特徴とする請求項２に記載のΣΔＡＤ変換器のディザ
混入回路。 - 【請求項４】 前記演算増幅器（ＯＰ）が、出力端子と
逆相入力間に異なる値の抵抗とスイッチとの直列回路か
らなる複数組の帰還回路を有し、該いずれかのスイッチ
をオンに制御することによって、基準電圧に異なる電圧
を付加した電圧を前記積分時の基準電圧として与えるよ
うにしたことを特徴とする請求項２に記載のΣΔＡＤ変
換器のディザ混入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14878893A JP3189077B2 (ja) | 1993-06-21 | 1993-06-21 | Σδａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14878893A JP3189077B2 (ja) | 1993-06-21 | 1993-06-21 | Σδａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077435A true JPH077435A (ja) | 1995-01-10 |
| JP3189077B2 JP3189077B2 (ja) | 2001-07-16 |
Family
ID=15460706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14878893A Expired - Fee Related JP3189077B2 (ja) | 1993-06-21 | 1993-06-21 | Σδａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189077B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649482B2 (en) | 2007-09-28 | 2010-01-19 | Fujitsu Limited | Signal modulation method, signal modulation apparatus, electronic device, and computer program product |
| JP2010056926A (ja) * | 2008-08-28 | 2010-03-11 | Yamaha Corp | Ｄ／ａ変換回路およびデジタル入力型ｄ級増幅器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI548332B (zh) * | 2014-09-18 | 2016-09-01 | Synchronous rotation of the double - axis multi - segment positioning structure |
-
1993
- 1993-06-21 JP JP14878893A patent/JP3189077B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649482B2 (en) | 2007-09-28 | 2010-01-19 | Fujitsu Limited | Signal modulation method, signal modulation apparatus, electronic device, and computer program product |
| JP2010056926A (ja) * | 2008-08-28 | 2010-03-11 | Yamaha Corp | Ｄ／ａ変換回路およびデジタル入力型ｄ級増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189077B2 (ja) | 2001-07-16 |
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