JPH0686221A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【目的】映像記録再生装置のクロック発生回路における
再生画像の水平ラインに同期したクロックを得ることに
ある。 【構成】再生映像信号のハーフＨを除去するＨ／２キラ
ー回路１と、同期信号のスキューを除去するスキューキ
ャンセル回路２と、２つのアナログ遅延部３，４と、ク
ロックＣＫＬを作成するリンギングオシレータ６と、こ
のリンギングオシレータ６のクロックストップ／スター
トを制御する制御回路５とを有する。この制御回路５の
出力によりリンギングオシレータ６でクロックを作成
し、そのクロックにより画像の水平方向座標を水平カウ
ンタ７でカウントする。この水平カウンタ７の出力によ
り分周回路８でクロックの分周を行い、フィードバック
制御する。これにより、再生映像信号の水平ラインに位
相と周波数が同期したクロックを発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック発生回路に関
し、特に映像信号の記録再生装置等における信号処理装
置のクロック発生回路に関する。

【０００２】

【従来の技術】従来の映像信号の記録再生装置における
信号処理装置は、映像信号の標準フォーマットに対し時
間軸変動をもつ再生映像信号に同期したクロックを発生
する必要があり、このためにクロック発生回路を用いて
いる。かかる具体例としては、例えば時間軸補正装置
（タイムベースコレクタ）がある。

【０００３】この再生映像信号の標準フォーマットに対
する時間軸変動を補正するタイムベースコレクタは、再
生映像信号をその時間軸変動に同期したクロックでＡ／
Ｄ変換し、時間軸変動に同期したクロックでメモリに書
き込む回路および標準フォーマットに同期したクロック
でメモリから読みだし、Ｄ／Ａ変換する回路が採用され
ており、再生信号の時間軸変動に同期したクロックを発
生するために、クロック発生回路が使用されている。

【０００４】図１１はかかる従来の一例を示すクロック
発生回路のブロック図である。図１１に示すように、従
来のクロック発生回路は、複合同期入力端子２７からの
複合同期信号ＣＳＹＮＣを入力して水平同期信号ＨＤを
検出する水平同期検出回路２２と、この水平同期信号Ｈ
Ｄおよびパルス信号ＨＤ２の位相を比較する位相比較回
路２３と、この位相比較回路２３の出力ＤＨを入力し電
圧値ＶＤＨを出力する低域通過フィルタ（ＬＰＦ）２６
と、この電圧値ＶＤＨに基づき発振しクロック出力端子
２９にクロックＣＬＫを出力する電圧制御オシレータ
（以下ＶＣＯと称す）２７と、このＶＣＯ２７のクロッ
クＣＬＫを入力して分周する分周カウンタ２５と、この
分周カウンタ２５の出力ＤＣＫに基づきパルス信号ＨＤ
２を作成するエッジ生成回路２３とを有する。

【０００５】まず、複合同期入力端子２８に入力された
映像信号の複合同期信号ＣＳＹＮＣが水平同期検出回路
２２に供給されると、水平同期検出回路２２は水平同期
信号ＨＤを検出する。

【０００６】一方、ＶＣＯ２７の出力するクロックＣＬ
Ｋは分周カウンタ２５に供給され、映像信号の水平ライ
ンの期間に分周される。この分周カウンタ２５の出力Ｄ
ＣＫはエッジ生成回路２４に供給され、分周カウンタ２
５の出力ＤＣＫの立ち上がりエッジに同期したパルス信
号ＨＤ２に変換される。

【０００７】次に、水平同期検出回路２２の検出した水
平同期信号ＨＤとエッジ生成回路２４のパルス出力ＨＤ
２は位相比較回路２３で比較され、ＨＤの立ち上がりエ
ッジからＨＤ２の立ち上がりエッジの期間は“１”、そ
の他の期間は“０”となるパルス信号ＤＨを出力する。
この位相比較回路２３の出力ＤＨはＬＰＦ２６に供給さ
れ、パルス信号ＤＨを低周波数帯域の電圧値ＶＤＨに変
換される。このＬＰＦ２６の出力ＶＤＨがＶＣＯ２７に
供給されると、ＶＣＯ２７はＶＤＨに対応する周波数の
クロック信号ＣＬＫを発生し、分周カウンタ２５とクロ
ック出力端子２９とに供給する。

【０００８】このように、従来のクロック発生回路は、
水平同期信号ＨＤとＶＣＯ２７より発生されるクロック
を１ライン分に分周したパルス信号ＨＤ２とを比較し、
これらＨＤとＨＤ２が同一になるようにＶＣＯ２７を制
御するので、入力される複合同期信号ＣＳＹＮＣの水平
同期信号ＨＤに同期したクロックを発生することができ
る。

【０００９】

【発明が解決しようとする課題】上述した従来のクロッ
ク発生回路は、入力される再生映像信号の水平同期信号
とＶＣＯにより発生されるクロックの分周信号とを比較
し、その結果に応じてＶＣＯの発生クロックの周波数を
制御するため、クロックの周波数は再生映像信号の時間
軸変動に追従したものとなるが、クロックの位相は再生
映像信号の水平ライン周期に対して関連をもっていな
い。このため、上述したタイムベースコレクタのクロッ
ク発生回路においては、発生するクロックで再生映像信
号をＡ／Ｄ変換しメモリに書き込む場合および映像信号
の標準フォーマットに同期した水平ライン周期と一定の
位相関係をもつ基準クロックでメモリより読みだしＤ／
Ａ変換する場合、クロックと水平ライン周期との位相関
係に応じた最大１クロック分の時間軸変動を補正するこ
とができないという欠点がある。

【００１０】また、上述したクロック発生回路は、発生
されるクロックで映像信号のクロマ信号をＡ／Ｄ変換
し、メモリに書き込む場合および基準クロックで読みだ
してから基準クロックより発生したバースト信号と付け
替える場合、標準フォーマットの映像信号が水平ライン
同期とバーストの位置及び位相に一定の関係があるた
め、読み出されたクロマ信号の位相に変動が残り、映像
の色が変化するという欠点がある。

【００１１】更に、上述したクロック発生回路は、ＶＴ
Ｒヘッド切り換え時点で１ラインだけ水平同期のタイミ
ングが長くなるスキュー時などにも、その水平同期信号
をそのまま用いるため、ＶＣＯの周波数制御にスキュー
時の影響が出るので、正確な周波数制御を実現出来ない
という欠点がある。

【００１２】このように、従来のクロック発生回路で
は、上述した欠点があるため、再生画像の画質に大きく
影響し、映像機器の高画質化の面で不利になる。

【００１３】本発明の目的は、かかる再生画像の水平ラ
インに同期したクロックを得ることのできるクロック発
生回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明のクロック発生回
路は、映像信号の記録再生装置における再生映像信号に
同期したクロックを発生するにあたり、再生映像信号の
複合同期信号を入力し且つ再生映像信号の同期信号の等
価パルスに含まれるハーフＨを除去するＨ／２キラー回
路と、基準クロックを入力し且つ前記同期信号のスキュ
ーを除去するスキューキャンセル回路と、前記スキュー
キャンセル回路の出力の一部を遅延させる第１および第
２のアナログ遅延部と、クロックの位相を制御する制御
回路と、前記制御回路の出力によりクロックを発生する
リンギングオシレータと、前記リンギングオシレータで
発生したクロックに基づき前記再生映像信号の水平方向
座標をカウントする水平カウンタと、前記水平カウンタ
の出力によりクロックの分周を行う分周回路とを有し、
前記再生映像信号に同期したクロックをラインロックク
ロック出力端子より出力するように構成される。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すクロック発
生回路のブロック図である。図１に示すように、本実施
例は映像信号の記録再生装置における再生映像信号に同
期したクロックＣＫＬを発生する回路である。このクロ
ック発生回路では、コンポジットシンク入力端子１０か
らの再生映像信号の複合同期信号ＣＳＹＮＣの等価パル
スに含まれるハーフＨを除去するＨ／２キラー回路１
と、基準クロック入力端子９からの基準クロックＦＣＫ
およびＨ／２キラー回路１の出力ＨＰを入力し同期信号
のスキューを除去するスキューキャンセル回路２と、第
１のアナログ遅延部３および第２のアナログ遅延部４
と、クロックの位相を制御する制御回路５とを有する。
また、このクロック発生回路は、制御回路５の出力ＳＴ
／ＳＰによりクロックＣＫＬを発生するリンギングオシ
レータ６と、クロックＣＫＬにより再生映像信号の水平
方向座標をカウントする水平カウンタ７と、この水平カ
ウンタ７の出力ＷＨによりクロックの分周（ＦＨ）を行
う分周回路８とを有し、再生映像信号に同期したクロッ
クＣＫＬをラインロッククロック出力端子１１より出力
する。

【００１６】図２は図１に示すスキューキャンセル回路
の構成図である。図２に示すように、このスキューキャ
ンセル回路２は基準クロック入力端子９からの基準クロ
ックＦＣＫを入力して計数し且つカウント結果ＷＦおよ
びＷＥを出力する第１および第２のカウンタ１２および
１３と、このカウント出力ＷＦおよび前述した水平カウ
ンタ７のカウント出力ＷＨに基づきウィンドウを生成す
るウィンドウ生成回路１４と、このウィンドウ生成回路
１４の出力ＷＤＷおよび前述したＨ／２キラー回路１の
出力ＨＰを入力してエッジ検出を行うエッジ検出回路１
５と、これらの出力に基づき制御回路５などへのコント
ロール信号を発生するコントロール信号発生回路１６と
から構成される。

【００１７】図３は図１に示すリングオシレータの構成
図である。図３に示すように、かかるリングオシレータ
６は第２のアナログ遅延部４の出力ＨＳＤおよび分周回
路８の出力ＦＨを入力して位相比較する位相比較器１７
と、この位相比較器１７の出力ＰＨをフィルタ処理する
フィルタ回路１８と、このフィルタ回路１８の出力ＶＨ
を入力して、クロックＣＫＬを作成するリンギング回路
１９と、制御回路５からのＳＴ／ＳＰ信号により開閉を
制御されることによりリンギング回路１９を制御するス
イッチ２０とを備えている。要するに、このリンギング
オシレータ６はＨＳＰとＦＨの位相比較を行うことによ
りクロックＣＫＬを発振出力する。

【００１８】図４は図１に示す水平カウンタの動作を説
明するための信号のタイミング図である。図４に示すよ
うに、水平カウンタ７はリンギングオシレータ６の発生
するラインロッククロックＣＫＬを入力しカウントして
カウント値ＷＨを出力する。また、この水平カウンタ７
は 水平カウンタ出力ＷＨ＝ＨＭＡＸ（ＨＭＡＸは２以上の
自然数） の次のラインロッククロックＣＬＫの立ち上がりでセッ
トされる。すなわち、水平カウンタ７のリセットのタイ
ミングは図示のように行われる。

【００１９】この水平カウンタ７の出力ＷＨはコンポジ
ットシンク入力端子１０より入力された映像信号の複合
同期信号ＣＳＹＮＣとともに、Ｈ／２キラー回路１に供
給され、 ＷＨ≧ＷＣ（ＷＣは２以上の自然数でＨＭＡＸ／２＜Ｗ
Ｃ＜ＨＭＡＸ） の期間に入力される複合同期信号ＣＳＹＮＣの立ち下が
りパルスを有効としてＨＰを出力する。さらに、Ｈ／２
キラー回路１の出力ＨＰと水平カウンタ７の出力ＷＨお
よび基準クロック入力端子９に入力される基準クロック
ＦＣＫは、スキューキャンセル回路２に供給される。こ
こで、基準クロックＦＣＫは映像の標準フォーマットに
同期したクロックである。

【００２０】次に、スキューキャンセル回路２の動作を
図５および図６（ａ）〜（ｅ）を参照して説明する。

【００２１】まず、図５は図１および図２に示すスキュ
ーキャンセル回路の内部の動作を説明するための信号の
タイミング図である。図５に示すように、スキューキャ
ンセル回路２において、水平カウンタ７の出力ＷＨと基
準クロックＦＣＫが第１のカウンタ１２に供給される。
また、このカウンタ１２はＷＨ＝ＨＭＡＸ直後の基準ク
ロックＦＣＫの立ち上がりのタイミングでリセットさ
れ、基準クロックＦＣＫをカウントしてカウント値ＷＦ
を出力する。このカウンタ１２の出力ＷＦと水平カウン
タ７の出力ＷＨがウィンドウ生成回路１４に供給される
ので、ウィンドウ生成回路１４は水平カウンタ７の出力
ＷＨ＝Ｗ１（Ｗ１は２以上の自然数でＷＣ＜Ｗ１＜ＨＭ
ＡＸ）から第１のカウンタ１の出力ＷＦ＝Ｗ２（Ｗ２は
自然数でＷ２＜ＨＭＡＸ／２）までの期間（以下、この
期間をウィンドウ期間と称す）を示す信号ＷＤＷを出力
する。

【００２２】次に、ウィンドウ生成回路１４の出力ＷＤ
ＷとＨ／２キラー回路１の出力ＨＰはエッジ検出回路１
５に供給される。このエッジ検出回路１５はＨＰの立ち
上がりエッジと立ち下がりエッジがＷＤＷのウィンドウ
期間内にあるか否かを判断してＥＤＧを出力する。この
エッジ検出回路１５の出力ＥＤＧと基準クロックＦＣＫ
は第２のカウンタ１３に供給される。カウンタ１３はＨ
／２キラー回路１の出力ＨＰの立ち下がりエッジがウィ
ンドウ生成回路１４の出力ＷＤＷのウィンドウ期間内に
ある場合、ＨＰの立ち下がりのタイミングでリセットさ
れ且つＦＣＫをカウントしてそのカウント値ＷＥをコン
トロール信号発生回路１６へ出力する。このコントロー
ル信号発生回路１６は第１のカウンタ１２の出力ＷＦと
第２のカウンタ１３の出力ＷＥとエッジ検出回路１５の
出力ＥＤＧおよび水平カウンタ７の出力ＷＨを入力し、
ＷＥとＥＤＧに応じてクロックスタート信号ＨＳとスキ
ュー検出信号ＳＫＤおよびスキュースタート信号ＳＫＳ
を出力する。

【００２３】図６（ａ）〜（ｅ）はそれぞれ図１および
図２に示すスキューキャンセル回路の各種パターンにお
ける動作を説明するための信号のタイミング図である。
図６（ａ）に示すように、ここではＨ／２キラー回路１
の出力ＨＰの立ち下がりエッジがウィンドウ生成回路１
４の出力ＷＤＷのウィンドウ期間内にある場合、ＨＰの
立ち下がりのタイミングでクロックスタート信号ＨＳと
スキュー検出信号ＳＫＤを立ち下げる。ここでのタイミ
ングでしかも第２のカウンタ１３の出力ＷＥ＝ＥＮ（Ｅ
Ｎは自然数）までの期間ＨＰが立ち上がらない場合、水
平カウンタ７の出力ＷＨ＝ＷＡ（ＷＡは２以上の自然数
でＷＡ＜ＷＣ）のタイミングでクロックスタート信号Ｈ
Ｓを立ち上げる。次に、図６（ｂ）に示すように、この
場合は図６（ａ）のタイミングのときにＷＥ＝ＥＮまで
の期間にＨＰが立ち上がる場合、同期信号のノイズと判
断し、ＨＰ立ち上がりのタイミングでＨＳとＳＫＤを立
ち上げる。

【００２４】次に、図６（ｃ）に示すように、前記ウィ
ンドウ期間内にＨＰの立ち上がりエッジがある場合、こ
れを同期信号のノイズまたはスキューと判断し、ＨＰの
立ち上がりのタイミングでＨＳとＳＫＤを立ち上げる。
また、図６（ｄ）に示すように、前記ウィンドウ期間内
にＨＰのエッジがない場合、同期信号のスキューと判断
し、ＨＳを立ち下げず、第１のカウンタ１２の出力ＷＦ
＝Ｗ２（ウィンドウ期間後端）でＳＫＤを立ち上げる。
更に、図６（ｅ）に示すように、第２のカウンタ１３の
出力ＷＦ＝Ｗ３（Ｗ３は自然数でＷ３＞Ｗ２）までＨＳ
が立ち下がらない場合、ＷＦ＝Ｗ３のタイミングでスキ
ュースタート信号ＳＫＳを立ち下げ、水平カウンタ７の
出力ＷＨ＝ＷＡで立ち上げる。

【００２５】図７は図１に示す第１のアナログ遅延部と
制御回路の動作を説明するための信号のタイミング図で
ある。図７に示すように、スキューキャンセル回路２の
出力のうちクロックスタート信号ＨＳは第１のアナログ
遅延部３に供給され、所定の時間アナログ遅延された後
ＨＳＩとして制御回路５へ出力される。この第１のアナ
ログ遅延部３の出力ＨＳＩと水平カウンタ７の出力ＷＨ
とスキューキャンセル回路２の出力のうちスキュースタ
ート信号ＳＫＳが制御回路５に供給されると、制御回路
５はＷＨ＝ＨＭＡＸの直後からＨＳＩの立ち下がりまた
はＳＫＳの立ち下がりの期間のみハイになる信号ＳＴ／
ＳＰを出力する。以上が制御回路５を中心とした動作で
ある。

【００２６】図８（ａ），（ｂ）はそれぞれ図１に示す
分周回路の動作を説明するための信号のタイミング図で
ある。図８（ａ）に示すように、スキューキャンセル回
路２の出力のうちスキュー検出信号ＳＫＤと水平カウン
タ７の出力ＷＨと基準クロック入力端子９の基準クロッ
クＦＣＫが分周回路８に供給される。この分周回路８の
出力ＦＨは、スキュー検出信号ＳＫＤ＝０（スキューで
ないとき）の場合、水平カウンタ７の出力ＷＨ＝ＷＴ１
（ＷＴ１は２以上の自然数でＷＴ１＜ＷＡ）で立ち上が
り、ＷＨ＝ＷＴ２（ＷＴ２は２以上の自然数でＷＣ＜Ｗ
Ｔ２＜ＷＴ１且つＷＴ２−ＷＴ１≦ＷＡ）で立ち下が
る。すなわち、基準クロックＦＣＫでカウントされる０
からＨＭＡＸ／２までを繰り返すカウンタの出力Ｃ９Ｆ
をＷＨ＝ＷＴ１とＷＨ＝ＷＴ２のタイミングでラッチす
る。

【００２７】また、図８（ｂ）に示すように、分周回路
８出力ＦＨは、スキュー検出信号ＳＫＤ＝１（スキュー
の時）の場合、Ｃ９Ｆが最後のＷＨ＝ＷＴ１でラッチし
た値Ｍの時に立ち上げ、Ｃ９Ｆが最後にＷＨ＝ＷＴ２で
ラッチした値Ｎの時に立ち下げる。

【００２８】一方、スキューキャンセル回路２の出力の
うちクロックスタート信号ＨＳは第のアナログ遅延部４
にも供給され、所定の期間アナログ遅延された後ＨＳＤ
としてリンギングオシレータ６に出力される。この第２
のアナログ遅延部４の出力ＨＳＤと制御回路５の出力Ｓ
Ｔ／ＳＰと上述した分周回路８の出力ＦＨがリンギング
オシレータに供給される。これにより、リンギングオシ
レータ６は第２のアナログ遅延部４の出力ＨＳＤと分周
回路８の出力ＦＨを図３の位相比較回路１７に供給し、
位相比較結果としてＦＨの立ち上がりからＨＳＤの立ち
上がりまでの期間のみハイになる信号ＰＨを出力する。
この位相比較回路１７の出力ＰＨはフィルタ回路１８で
フィルタ処理され、パルス信号のＰＨの低周波数成分に
変換された電圧レベルの信号ＶＨとしてリンギング回路
１９に供給される。また、制御回路５の出力ＳＴ／ＳＰ
はスイッチ２０の制御端子に供給され、スイッチ２０の
一方は接地され且つもう一方はリンギング回路１９に接
続されている。かかる制御回路５の出力ＳＴ／ＳＰの立
ち上がりでスイッチ２０はオン（接続）され、リンギン
グ回路１９はクロックＣＫＬの発生をストップする。逆
に、ＳＴ／ＳＰの立ち下がりでスイッチ２０はオフ（非
接続）され、リンギング回路１はフィルタ回路１８の出
力ＶＨに応じた周波数のクロックＣＫＬをスタートす
る。以後、ＳＴ／ＳＰ＝０の間（スイッチ２０がオフの
状態の時）リンギング回路１９はフィルタ回路１８の出
力ＶＨに応じた周波数のクロックＣＫＬを出力する。こ
のリンギングオシレータ６の発生するクロックＣＫＬは
水平カウンタ７に供給されると同時に、ラインロックク
ロック出力端子１１を介して出力される。

【００２９】要するに、本実施例は制御回路５の出力信
号ＳＴ／ＳＰによってリンギングオシレータ６の発生す
るクロックＣＫＬのスタート・ストップを制御するた
め、画像の各水平ラインの開始点のクロック位相を制御
することができる。また、スキューキャンセル回路２で
は複合同期信号ＣＳＹＮＣのスキューを検出し、分周回
路８においてスキュー時は前ラインと同一タイミングの
分周出力ＦＨを出力できるため、リンギングオシレータ
６においてスキュー時でもスキューの影響の無い周波数
制御を実現できる。

【００３０】図９は本発明の第２の実施例を示すクロッ
ク発生回路のブロック図である。図９に示すように、本
実施例は前述した第１の実施例と比較してクロック切り
換え回路２１を設けた点が異なり、その他のＨ／２キラ
ー回路１乃至分周回路８までは同様である。本実施例に
おいては、制御回路５の出力ＳＴ／ＳＰがリンギングオ
シレータ６とクロック切り換え回路２１に供給され、リ
ンギングオシレータ６の出力ＣＫＬは水平カウンタ７と
クロック切り換え回路２１に供給される。また、基準ク
ロック入力端子９からの基準クロックＦＣＫもクロック
切り換え回路２１に供給され、クロック切り換え回路２
１の出力ＣＫＬ２はラインロッククロック出力端子１１
を介して出力される。

【００３１】次に、かかるクロック切り換え回路２１の
動作を図１０を参照して説明する。図１０は図９におけ
る各種信号のタイミング図である。図１０に示すよう
に、制御回路５の出力ＳＴ／ＳＰとリンギングオシレー
タ６の出力クロックＣＫＬおよび基準クロック入力端子
９に入力される基準クロックＦＣＫがクロック切り換え
回路２１に供給される。ここで、前述した第１の実施例
と同一の動作によって発生されたリンギングオシレータ
６の出力ＣＫＬは映像信号の標準フォーマットに対し時
間軸変動成分を持つ再生映像信号に同期したクロックで
あり、対する基準クロック入力端子９を介して入力され
る基準クロックＦＣＫは映像信号の標準フォーマットに
同期したクロックである。

【００３２】次に、クロック切り換え回路２１は、制御
回路５の出力ＳＴ／ＳＰ＝“０”の時、出力ＣＫＬ２と
してリンギングオシレータ６の出力ＣＫＬを出力し、逆
にＳＴ／ＳＰ＝“１”の時、基準クロックＦＣＫを出力
する。このクロックの切り換え動作において、ＳＴ／Ｓ
Ｐの立ち上がり以後最初のＦＣＫの立ち上がりエッジよ
りＦＣＫを出力し、ＳＴ／ＳＰの立ち下がり以後最初の
ＣＫＬの立ち上がりエッジよりＣＫＬを出力する。この
ようにして、クロック切り換え回路２１の出力ＣＫＬ２
はラインロッククロック出力端子１１を介して出力され
る。

【００３３】本実施例は制御回路５の出力ＳＴ／ＳＰ＝
“１”の期間ストップするリンギングオシレータ６の出
力クロックＣＫＬのストップ期間に、基準クロック入力
端子９の基準クロックＦＣＫを挿入することにより、連
続クロックＣＫＬ２を得ることができる。また、クロッ
ク切り換え点で、１クロック幅より短いパルスをキャン
セルしているので、本実施例で得られるクロックＣＫＬ
２を用いて信号処理を行う場合、クロック切り換え点で
の誤動作を防ぐことができる。

【００３４】更に、リンギングオシレータ６の出力ＣＫ
Ｌのストップ期間は画像の水平帰線期間または垂直帰線
期間である。しかるに、この期間に信号処理をしたい場
合にクロックが止まると信号処理が出来ないが、本実施
例の連続クロックＣＫＬ２により、帰線期間の信号処理
を実現できる。すなわち、本実施例における出力はクロ
ック切り換え点でクロックが不連続になるが、帰線期間
は実際の画面上にでないため、画質上問題とはならな
い。

【００３５】

【発明の効果】以上述べたように、本発明のクロック発
生回路は、制御回路のＳＴ／ＳＰ出力によってリンギン
グオシレータの発生するクロックのスタート・ストップ
を制御することにより、画像の各水平ラインの開始点の
クロック位相を制御できるという効果がある。このた
め、タイムベースコレクタにおいて、クロックＣＫＬで
再生映像信号をＡ／Ｄ変換してメモリに書き込む一方、
映像信号の標準フォーマットに同期した水平ライン周期
と一定の位相関係をもつ基準クロックでメモリより読み
出してＤ／Ａ変換する場合、クロックＣＫＬと水平ライ
ン周期との位相関係が一致しているので、各ラインの始
点より完全な時間軸変動の補正が可能になる。

【００３６】また、本発明のクロック発生回路は、発生
するクロックＣＫＬで映像信号のクロマ信号をＡ／Ｄ変
換してメモリに書き込み、基準クロックで読み出した後
に基準クロックより発生したバースト信号と付け替える
場合、標準フォーマットの映像信号における水平ライン
周期とバーストの位置及び位相に一定の関係を有するた
め、読み出されたクロマ信号の位相が完全に一致し、映
像の色再現が正確にできる。

【００３７】更に、本発明はスキューキャンセル回路で
複合同期信号ＣＳＹＮＣのスキューを検出し、分周回路
においてスキュー時は前ラインと同一タイミングの分周
出力を出力できるため、リンギングオシレータにおいて
スキュー時でもスキューの影響の無い周波数制御を実現
できる。

【００３８】上述したように、本発明により発生される
クロックで、時間軸変動の補正を実施すれば従来に比べ
てより正確な補正が可能となり、映像記録再生画像の画
質を改善することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すクロック発生回路
のブロック図である。

【図２】図１に示すスキューキャンセル回路の構成図で
ある。

【図３】図１に示すリングオシレータの構成図である。

【図４】図１に示す水平カウンタの動作を説明するため
の信号のタイミング図である。

【図５】図１および図２に示すスキューキャンセル回路
の内部の動作を説明するための信号のタイミング図であ
る。

【図６】図１および図２に示すスキューキャンセル回路
の各種パターンにおける動作を説明するための信号のタ
イミング図である。

【図７】図１に示す第１のアナログ遅延部と制御回路の
動作を説明するための信号のタイミング図である。

【図８】図１に示す分周回路の動作を説明するための信
号のタイミング図である。

【図９】本発明の第２の実施例を示すクロック発生回路
のブロック図である。

【図１０】図９における各種信号のタイミング図であ
る。

【図１１】従来の一例を示すクロック発生回路のブロッ
ク図である。

【符号の説明】

１ Ｈ／２キラー回路 ２ スキューキャンセル回路 ３，４ アナログ遅延部 ５ 制御回路 ６ リンギングオシレータ ７ 水平カウンタ ８ 分周回路 ９ 基準クロック入力端子 １０ コンポジットシンク入力端子 １１ ラインロッククロック出力端子 １２，１３ カウンタ １４ ウィンドウ生成回路 １５ エッジ検出回路 １６ コントロール信号発生回路 １７ 位相比較回路 １８ フィルタ回路 １９ リンギング回路 ２０ スイッチ ２１ クロック切り換え回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 映像信号の記録再生装置における再生映
   像信号に同期したクロックを発生するにあたり、再生映
   像信号の複合同期信号を入力し且つ再生映像信号の同期
   信号の等価パルスに含まれるハーフＨを除去するＨ／２
   キラー回路と、基準クロックを入力し且つ前記同期信号
   のスキューを除去するスキューキャンセル回路と、前記
   スキューキャンセル回路の出力の一部を遅延させる第１
   および第２のアナログ遅延部と、クロックの位相を制御
   する制御回路と、前記制御回路の出力によりクロックを
   発生するリンギングオシレータと、前記リンギングオシ
   レータで発生したクロックに基づき前記再生映像信号の
   水平方向座標をカウントする水平カウンタと、前記水平
   カウンタの出力によりクロックの分周を行う分周回路と
   を有し、前記再生映像信号に同期したクロックをライン
   ロッククロック出力端子より出力することを特徴とする
   クロック発生回路。
2. 【請求項２】 前記スキューキャンセル回路は、前記基
   準クロックをカウントする第１および第２のカウンタ
   と、前記再生映像信号の同期信号のスキューの幅を生成
   するウィンドウ生成回路と、前記再生映像信号の同期信
   号のエッジを検出するエッジ検出回路と、前記同期信号
   のエッジの位置より前記同期信号のスキューを判断して
   制御信号を発生するコントロール信号発生回路とを備え
   た請求項１記載のクロック発生回路。
3. 【請求項３】 前記リンギングオシレータは、２つの信
   号の位相を比較する位相比較回路と、前記位相比較回路
   の出力を入力してフィルタリングするフィルタ回路と、
   前記フィルタ回路の出力を入力して特定の位相および周
   波数のクロックを発生するリンギング回路と、クロック
   開始制御信号およびクロック周波数制御信号により制御
   されるスイッチとを備えた請求項１記載のクロック発生
   回路。