JPH0689199A - キャッシュ機能診断方法 - Google Patents
キャッシュ機能診断方法Info
- Publication number
- JPH0689199A JPH0689199A JP4239873A JP23987392A JPH0689199A JP H0689199 A JPH0689199 A JP H0689199A JP 4239873 A JP4239873 A JP 4239873A JP 23987392 A JP23987392 A JP 23987392A JP H0689199 A JPH0689199 A JP H0689199A
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- JP
- Japan
- Prior art keywords
- memory
- address
- read
- cache
- main memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】テストプログラムでキャッシュ回路の診断を行
う方法に関し、キャッシュ制御回路の診断を充分に行う
ことを目的とする。 【構成】主記憶領域をブロックに分け、アドレスビット
を三部分に分け、上位部分３と中位部分４によりブロッ
クを指定し、主記憶をリードしたとき、中位部分３でタ
グメモリ２をアドレスしその内容が上位部分３と一致す
ればキャッシュメモリ１の内容を読みだすように制御す
る１ＷＡＹ型のキャッシュ回路において、キャッシュ回
路を無効にして主記憶の全アドレスにアドレス値を書き
込み、キャッシュ回路を有効にして、中位部分４をＨ
‘０’とし、上位部分３をＨ‘０’として、主記憶をリ
ードして読みだしデータを保存し、上位部分３を１ビッ
ト左シフトして、主記憶をリードして読みだしたデータ
と先の保存データとを比較して一致しないことを確認
し、読みだしたデータを代わりに保存し、同様にして上
位部分３の最上位ビットが‘１’になるまで繰り返し、
次に、中位部分４に１を加えて、中位部分４の最上位ビ
ットが‘１’になるまで繰り返す。
う方法に関し、キャッシュ制御回路の診断を充分に行う
ことを目的とする。 【構成】主記憶領域をブロックに分け、アドレスビット
を三部分に分け、上位部分３と中位部分４によりブロッ
クを指定し、主記憶をリードしたとき、中位部分３でタ
グメモリ２をアドレスしその内容が上位部分３と一致す
ればキャッシュメモリ１の内容を読みだすように制御す
る１ＷＡＹ型のキャッシュ回路において、キャッシュ回
路を無効にして主記憶の全アドレスにアドレス値を書き
込み、キャッシュ回路を有効にして、中位部分４をＨ
‘０’とし、上位部分３をＨ‘０’として、主記憶をリ
ードして読みだしデータを保存し、上位部分３を１ビッ
ト左シフトして、主記憶をリードして読みだしたデータ
と先の保存データとを比較して一致しないことを確認
し、読みだしたデータを代わりに保存し、同様にして上
位部分３の最上位ビットが‘１’になるまで繰り返し、
次に、中位部分４に１を加えて、中位部分４の最上位ビ
ットが‘１’になるまで繰り返す。
Description
【０００１】
【産業上の利用分野】本発明は、テストプログラムでキ
ャッシュ回路の診断を行う場合に、キャッシュ制御回路
の診断を充分に行う方法に関する。
ャッシュ回路の診断を行う場合に、キャッシュ制御回路
の診断を充分に行う方法に関する。
【０００２】
【従来の技術】キャッシュは、大容量の主記憶に対して
高速の小容量記憶装置を配し、主記憶を読みだした時、
その内容および周辺の内容を写しとっておき、次にその
アドレス近辺をアクセスしたときその写しを使用するこ
とにより、主記憶の実質的な高速化を図るものである。
高速の小容量記憶装置を配し、主記憶を読みだした時、
その内容および周辺の内容を写しとっておき、次にその
アドレス近辺をアクセスしたときその写しを使用するこ
とにより、主記憶の実質的な高速化を図るものである。
【０００３】キャッシュ回路を診断するために通常つぎ
のような診断用のハードウェアを備え、診断モードにす
るとその機能が使えるようにしていた。 キャッシュメモリをプロセサのＩＯ空間に割りつ
け、メモリとしての内容の読み書きチェック。 キャッシュメモリ等のパリティビット反転によるパ
リティチェック回路のチェック。 キャッシュ有効状態と、無効状態の内容の一致と性
能差の確認 しかし、キャッシュ回路をキャッシュメモリ部とキャッ
シュ制御部とにわけたとき、ハードウェア量の多いキャ
ッシュメモリ部については診断用のハードウェアのサポ
ートがあり充分な診断ができるが、タグメモリを中心と
するキャッシュ制御部についてはハードウェア量が少な
いので診断用ハードウェアを省略することが多く、診断
は充分でなかった。
のような診断用のハードウェアを備え、診断モードにす
るとその機能が使えるようにしていた。 キャッシュメモリをプロセサのＩＯ空間に割りつ
け、メモリとしての内容の読み書きチェック。 キャッシュメモリ等のパリティビット反転によるパ
リティチェック回路のチェック。 キャッシュ有効状態と、無効状態の内容の一致と性
能差の確認 しかし、キャッシュ回路をキャッシュメモリ部とキャッ
シュ制御部とにわけたとき、ハードウェア量の多いキャ
ッシュメモリ部については診断用のハードウェアのサポ
ートがあり充分な診断ができるが、タグメモリを中心と
するキャッシュ制御部についてはハードウェア量が少な
いので診断用ハードウェアを省略することが多く、診断
は充分でなかった。
【０００４】
【発明が解決しようとする課題】しかし、例えばタグメ
モリが異常になると、全く異なるブロックの内容が使わ
れたりしてＯＳがハングする等の障害が発生し、しかも
それ以前の動作状況に依存するため再現性がなく、原因
追求に困難がつきものであった。
モリが異常になると、全く異なるブロックの内容が使わ
れたりしてＯＳがハングする等の障害が発生し、しかも
それ以前の動作状況に依存するため再現性がなく、原因
追求に困難がつきものであった。
【０００５】本発明は特別なハードウェアなしに、キャ
ッシュ制御部の診断を行うことを目的としている。
ッシュ制御部の診断を行うことを目的としている。
【０００６】
【課題を解決するための手段】図１は本発明方法の原理
図である。本発明は、主記憶領域を複数バイトよりなる
ブロックに分け、複数のブロックを記憶するキャッシュ
メモリ１と、そのブロックに対応したエントリをもつタ
グメモリ２とを備え、主記憶のアドレスを指定するアド
レスビットを上位、中位、下位の三部分に分け、下位部
分５はブロック内のバイト位置を指定し、上位部分３と
中位部分４によりブロックアドレスを指定し、主記憶に
リードアクセスしたとき、そのときのアドレスを含む、
上位部分３と中位部分４によって指定される主記憶のブ
ロックの内容を、中位部分４で指定されるキャッシュメ
モリ１のブロックに格納し、上位部分３を前記の中位部
分４で指定したキャッシュメモリ１のブロックに対応す
るタグメモリ２のエントリに書き込み、次にアクセスし
たとき、中位部分４でタグメモリ２をアドレスしその内
容が上位部分３と一致すれば対応するキャッシュメモリ
１の内容を読みだすように制御する１ＷＡＹ型のキャッ
シュ回路において、キャッシュ回路無効モードで、主記
憶の全アドレスにそのアドレス値を書き込み（ステップ
０）、キャッシュ回路有効モードにして、１６進数をＨ
‘ｎ’で表現するとき、アドレスの中位部分４をＨ
‘０’とし（ステップ１）、アドレスの上位部分３をＨ
‘０’として主記憶をリードして、読みだしたデータを
保存し（ステップ２）、アドレスの上位部分３を１ビッ
ト左シフトして、主記憶をリードして読みだしたデータ
と先の保存データとを比較して一致しないことを確認
し、読みだしたデータを代わりに保存し（ステップ
３）、以下ステップ３を、上位部分３の最上位ビットが
‘１’になるまで繰り返し（ステップ４）、次に、アド
レスの中位部分４に‘１’を加えて、ステップ２からス
テップ４までを行い（ステップ５）、以下ステップ５を
中位部分４の全ビットが‘１’になるまで繰り返す（ス
テップ６）ようにしたことを特徴としている。
図である。本発明は、主記憶領域を複数バイトよりなる
ブロックに分け、複数のブロックを記憶するキャッシュ
メモリ１と、そのブロックに対応したエントリをもつタ
グメモリ２とを備え、主記憶のアドレスを指定するアド
レスビットを上位、中位、下位の三部分に分け、下位部
分５はブロック内のバイト位置を指定し、上位部分３と
中位部分４によりブロックアドレスを指定し、主記憶に
リードアクセスしたとき、そのときのアドレスを含む、
上位部分３と中位部分４によって指定される主記憶のブ
ロックの内容を、中位部分４で指定されるキャッシュメ
モリ１のブロックに格納し、上位部分３を前記の中位部
分４で指定したキャッシュメモリ１のブロックに対応す
るタグメモリ２のエントリに書き込み、次にアクセスし
たとき、中位部分４でタグメモリ２をアドレスしその内
容が上位部分３と一致すれば対応するキャッシュメモリ
１の内容を読みだすように制御する１ＷＡＹ型のキャッ
シュ回路において、キャッシュ回路無効モードで、主記
憶の全アドレスにそのアドレス値を書き込み（ステップ
０）、キャッシュ回路有効モードにして、１６進数をＨ
‘ｎ’で表現するとき、アドレスの中位部分４をＨ
‘０’とし（ステップ１）、アドレスの上位部分３をＨ
‘０’として主記憶をリードして、読みだしたデータを
保存し（ステップ２）、アドレスの上位部分３を１ビッ
ト左シフトして、主記憶をリードして読みだしたデータ
と先の保存データとを比較して一致しないことを確認
し、読みだしたデータを代わりに保存し（ステップ
３）、以下ステップ３を、上位部分３の最上位ビットが
‘１’になるまで繰り返し（ステップ４）、次に、アド
レスの中位部分４に‘１’を加えて、ステップ２からス
テップ４までを行い（ステップ５）、以下ステップ５を
中位部分４の全ビットが‘１’になるまで繰り返す（ス
テップ６）ようにしたことを特徴としている。
【０００７】
【作用】ステップ１の処理により、主記憶には、アドレ
スＨ‘Ｘ’にＸの値が書き込まれる。すなわちアドレス
値が内容として書き込まれる。同時にキャッシュ回路の
タグメモリのエントリは全て無効表示がされる。すなわ
ちタグメモリの無効ビットが‘１’になる。
スＨ‘Ｘ’にＸの値が書き込まれる。すなわちアドレス
値が内容として書き込まれる。同時にキャッシュ回路の
タグメモリのエントリは全て無効表示がされる。すなわ
ちタグメモリの無効ビットが‘１’になる。
【０００８】ステップ２の処理により、ブロック０のタ
グメモリのエントリにＨ‘０’が書き込まれる。すなわ
ちブロック０のタグメモリのエントリの全ビットが
‘０’になる。
グメモリのエントリにＨ‘０’が書き込まれる。すなわ
ちブロック０のタグメモリのエントリの全ビットが
‘０’になる。
【０００９】ステップ３の処理により、ブロック０のタ
グメモリのエントリにＨ‘１’が書き込まれる。すなわ
ちブロック０のタグメモリのエントリの最下位ビットが
‘１’になり、キャッシュメモリの書き換えが行われた
ことが確認できる。
グメモリのエントリにＨ‘１’が書き込まれる。すなわ
ちブロック０のタグメモリのエントリの最下位ビットが
‘１’になり、キャッシュメモリの書き換えが行われた
ことが確認できる。
【００１０】ステップ４の処理により、ブロック０のタ
グメモリのエントリの全部のビットが正常に‘０’およ
び‘１’にできることと、上位部分のビットが異なる時
にキャッシュが書き換えられることの確認ができる。
グメモリのエントリの全部のビットが正常に‘０’およ
び‘１’にできることと、上位部分のビットが異なる時
にキャッシュが書き換えられることの確認ができる。
【００１１】ステップ５，６により他のブロックについ
て同様の確認ができる。
て同様の確認ができる。
【００１２】
【実施例】以下、図２により、具体的な値によって本発
明の実施例を説明する。本実施例ではキャッシュメモリ
の構成は、１ブロックが１６バイト、８Ｋエントリ×１
ＷＡＹ １２８ＫＢである。
明の実施例を説明する。本実施例ではキャッシュメモリ
の構成は、１ブロックが１６バイト、８Ｋエントリ×１
ＷＡＹ １２８ＫＢである。
【００１３】主記憶アドレスは３２ビットで下位部分４
ビットでブロック内のバイトを指定し、上位部分１５ビ
ットと中位部分１３ビットでブロックを指定する。つま
り、キャッシュメモリのブロック８Ｋ個と対応するタグ
メモリのエントリ８Ｋ個を中位部分１３ビットで指定
し、タグメモリのエントリに上位部分の１５ビットが入
れられる。
ビットでブロック内のバイトを指定し、上位部分１５ビ
ットと中位部分１３ビットでブロックを指定する。つま
り、キャッシュメモリのブロック８Ｋ個と対応するタグ
メモリのエントリ８Ｋ個を中位部分１３ビットで指定
し、タグメモリのエントリに上位部分の１５ビットが入
れられる。
【００１４】本キャッシュ回路のキャッシュ制御部の診
断は以下のように行う。なお、主記憶およびキャッシュ
メモリ部の診断は別途終わっているものとする。 キャッシュ回路無効モードで、主記憶の全アドレス
にそのアドレス値を書き込む。すなわち主記憶には、ア
ドレスＨ‘Ｘ’にＸの値が書き込まれる。
断は以下のように行う。なお、主記憶およびキャッシュ
メモリ部の診断は別途終わっているものとする。 キャッシュ回路無効モードで、主記憶の全アドレス
にそのアドレス値を書き込む。すなわち主記憶には、ア
ドレスＨ‘Ｘ’にＸの値が書き込まれる。
【００１５】キャッシュ回路のタグメモリの内容には全
て無効表示が付けられる（Ｉビット＝‘１’）。 キャッシュ回路有効モードにする。
て無効表示が付けられる（Ｉビット＝‘１’）。 キャッシュ回路有効モードにする。
【００１６】 主記憶のアドレスＨ‘０’をリードす
る。キャッシュメモリのブロック０に主記憶の内容が写
され、ブロック０のタグメモリのエントリにＨ‘０’す
なわち、Ｂ`000 0000 0000 0000'が書き込まれる。
る。キャッシュメモリのブロック０に主記憶の内容が写
され、ブロック０のタグメモリのエントリにＨ‘０’す
なわち、Ｂ`000 0000 0000 0000'が書き込まれる。
【００１７】 主記憶のアドレスＨ‘０００２０００
０’ (Ｂ`0000 0000 0000 0010 0000 0000 0000 0000')
をリードする。アドレスの中位部分がＨ‘００００’
（Ｂ`0 0000 0000 0000') であるので、ブロック０のタ
グメモリのエントリがリードされ、その内容Ｈ‘０００
０’とアドレスの上位部分Ｈ‘０００１’(Ｂ`000 0000
0000 0001') とが一致しないのでキャッシュメモリの
ブロック０は書き換えられ、ブロック０のタグメモリの
エントリにＢ`000 0000 0000 0001'が書き込まれる。
０’ (Ｂ`0000 0000 0000 0010 0000 0000 0000 0000')
をリードする。アドレスの中位部分がＨ‘００００’
（Ｂ`0 0000 0000 0000') であるので、ブロック０のタ
グメモリのエントリがリードされ、その内容Ｈ‘０００
０’とアドレスの上位部分Ｈ‘０００１’(Ｂ`000 0000
0000 0001') とが一致しないのでキャッシュメモリの
ブロック０は書き換えられ、ブロック０のタグメモリの
エントリにＢ`000 0000 0000 0001'が書き込まれる。
【００１８】 項のリードデータと項のリードデ
ータを比較し、一致しないことを確認する。これにより
キャッシュ制御部が正常に働いて、ブロック０が書き換
えられたことがわかる。
ータを比較し、一致しないことを確認する。これにより
キャッシュ制御部が正常に働いて、ブロック０が書き換
えられたことがわかる。
【００１９】 主記憶のアドレスＨ‘０００４０００
０’ (Ｂ`0000 0000 0000 0100 0000 0000 0000 0000')
をリードする。キャッシュメモリのブロック０が書き換
えられ、ブロック０のタグメモリのエントリにＢ`000 0
000 0000 0010'が書き込まれる。
０’ (Ｂ`0000 0000 0000 0100 0000 0000 0000 0000')
をリードする。キャッシュメモリのブロック０が書き換
えられ、ブロック０のタグメモリのエントリにＢ`000 0
000 0000 0010'が書き込まれる。
【００２０】 項のリードデータと項のリードデ
ータを比較し、一致しないことを確認する。 主記憶アドレスを順にＨ‘０００８００００’，Ｈ
‘００１０００００’，Ｈ‘００２０００００’，・・
・と変化させることにより、タグメモリの各ビットをON
/OFFさせて同様に行い、ブロック０のタグメモリの確認
を終了する。
ータを比較し、一致しないことを確認する。 主記憶アドレスを順にＨ‘０００８００００’，Ｈ
‘００１０００００’，Ｈ‘００２０００００’，・・
・と変化させることにより、タグメモリの各ビットをON
/OFFさせて同様に行い、ブロック０のタグメモリの確認
を終了する。
【００２１】 主記憶アドレスにＨ‘００００００１
０’を加算することにより、アドレスの中位部分を
‘１’ずつ変えてキャッシュメモリのブロックすなわち
タグメモリのアドレスを‘１’ずつ変え、〜の処理
を繰り返す。これにより全ブロックの確認が終了する。
０’を加算することにより、アドレスの中位部分を
‘１’ずつ変えてキャッシュメモリのブロックすなわち
タグメモリのアドレスを‘１’ずつ変え、〜の処理
を繰り返す。これにより全ブロックの確認が終了する。
【００２２】
【発明の効果】以上説明したように、本発明によれば特
別なハードウェアなしにキャッシュ制御部の診断を行う
ことができる。
別なハードウェアなしにキャッシュ制御部の診断を行う
ことができる。
【図１】本発明方法の原理図である。
【図２】本発明の実施例を示す図である。
１ キャッシュメモリ ２ タグメモリ ３ アドレスの上位部分 ４ アドレスの中位部分 ５ アドレスの下位部分
Claims (1)
- 【請求項１】 主記憶領域を複数バイトよりなるブロッ
クに分け、複数のブロックを記憶するキャッシュメモリ
（１）と、そのブロックに対応したエントリをもつタグ
メモリ（２）とを備え、 主記憶のアドレスを指定するアドレスビットを上位、中
位、下位の三部分に分け、下位部分（５）はブロック内
のバイト位置を指定し、上位部分（３）と中位部分
（４）によりブロックアドレスを指定し、 主記憶にリードアクセスしたとき、そのときのアドレス
を含む、上位部分（３）と中位部分（４）によって指定
される主記憶のブロックの内容を、中位部分（４）で指
定されるキャッシュメモリ（１）のブロックに格納し、
上位部分（３）を前記の中位部分（４）で指定したキャ
ッシュメモリ（１）のブロックに対応するタグメモリ
（２）のエントリに書き込み、 次にアクセスしたとき、中位部分（３）でタグメモリ
（２）をアドレスしその内容が上位部分（３）と一致す
れば対応するキャッシュメモリ（１）の内容を読みだす
ように制御する１ＷＡＹ型のキャッシュ回路において、 キャッシュ回路無効モードで、主記憶の全アドレスにそ
のアドレス値を書き込み（ステップ０）、 キャッシュ回路有効モードにして、アドレスの中位部分
（４）をＨ‘０’（１６進数をＨ‘ｎ’で表現する）と
し（ステップ１）、 アドレスの上位部分（３）をＨ‘０’として、主記憶を
リードして読みだしデータを保存し（ステップ２）、 アドレスの上位部分（３）を１ビット左シフトして、主
記憶をリードして読みだしたデータと先の保存データと
を比較して一致しないことを確認し、読みだしたデータ
を代わりに保存し（ステップ３）、 以下ステップ３を、上位部分（３）の最上位ビットが
‘１’になるまで繰り返し（ステップ４）、 次に、アドレスの中位部分（４）に１を加えて、ステッ
プ２からステップ４までを行い（ステップ５）、 以下ステップ５を中位部分（４）の最上位ビットが
‘１’になるまで繰り返すようにしたことを特徴とする
キャッシュ機能診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239873A JPH0689199A (ja) | 1992-09-09 | 1992-09-09 | キャッシュ機能診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239873A JPH0689199A (ja) | 1992-09-09 | 1992-09-09 | キャッシュ機能診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689199A true JPH0689199A (ja) | 1994-03-29 |
Family
ID=17051153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239873A Withdrawn JPH0689199A (ja) | 1992-09-09 | 1992-09-09 | キャッシュ機能診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004419A (ja) * | 2004-06-14 | 2006-01-05 | Samsung Electronics Co Ltd | データキャッシュが内蔵された半導体集積回路およびそれの実速度テスト方法 |
-
1992
- 1992-09-09 JP JP4239873A patent/JPH0689199A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004419A (ja) * | 2004-06-14 | 2006-01-05 | Samsung Electronics Co Ltd | データキャッシュが内蔵された半導体集積回路およびそれの実速度テスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |