JPH0690238B2 - Ｃ―ｍｏｓ発振回路 - Google Patents
Ｃ―ｍｏｓ発振回路Info
- Publication number
- JPH0690238B2 JPH0690238B2 JP60075779A JP7577985A JPH0690238B2 JP H0690238 B2 JPH0690238 B2 JP H0690238B2 JP 60075779 A JP60075779 A JP 60075779A JP 7577985 A JP7577985 A JP 7577985A JP H0690238 B2 JPH0690238 B2 JP H0690238B2
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- JP
- Japan
- Prior art keywords
- mos
- circuit
- channel
- comparison
- connection
- Prior art date
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CR発振回路等に適用されるＣ−MOS発振回路
に関する。
に関する。
本発明はＣ−MOS発振回路に関し、Ｃ−MOS比較回路及び
基準電圧源とトーテムポール回路を用いることにより、
少ない素子数で発振周波数の安定な発振回路を形成する
ものである。
基準電圧源とトーテムポール回路を用いることにより、
少ない素子数で発振周波数の安定な発振回路を形成する
ものである。
例えばCR発振回路を形成する場合に、従来は第６図に示
すようにコンデンサＣと抵抗器Ｒとシュミット回路Ｓを
用いるものが一般に多く用いられている。しかしながら
この回路において発振周波数の安定度はシュミット回路
Ｓの不感帯特性によって決定され、この不感帯特性は素
子のパラメータや電源電圧・動作温度等の動作条件によ
って大幅に変化されるために、安定な発振を得ることが
極めて困難であった。
すようにコンデンサＣと抵抗器Ｒとシュミット回路Ｓを
用いるものが一般に多く用いられている。しかしながら
この回路において発振周波数の安定度はシュミット回路
Ｓの不感帯特性によって決定され、この不感帯特性は素
子のパラメータや電源電圧・動作温度等の動作条件によ
って大幅に変化されるために、安定な発振を得ることが
極めて困難であった。
これに対していわゆる電圧比較回路を用いる事が考えら
れるが、従来特にＣ−MOSを用いる回路では良好な比較
回路は提案されていなかった。
れるが、従来特にＣ−MOSを用いる回路では良好な比較
回路は提案されていなかった。
従来、Ｃ−MOSを用いる発振回路は良好なものが提案さ
れていなかった。
れていなかった。
本発明は、第１及び第２の基準電圧（３）と、第１及び
第２の比較回路（１），（２）と、トーテムポール接続
のバッファ（４）と遅延増幅回路（５）と、時定数回路
（６）とからなり、上記第１及び第２の基準電圧がそれ
ぞれ上記第１及び第２の比較回路の一方の比較入力端子
に接続され、上記第１及び第２の比較回路の出力がそれ
ぞれ上記トーテムポール接続のバッファ入力端子に接続
され、上記トーテムポール接続のバッファの出力が上記
時定数回路を経由して上記第１及び第２の比較回路の他
方の比較入力端子に正帰還されるように接続されて構成
されたＣ−MOS発振回路において、上記第１及び第２の
比較回路が、少なくとも３組のＣ−MOSを構成する一方
及び他方のチャンネルの素子がそれぞれ２つの電源VDD,
VSS間に直列に設けられ、１組目及び３組目の上記Ｃ−M
OSの一方のチャンネルの素子（11P），（13P）のゲート
に基準電圧VRLが印加され、２組目の上記Ｃ−MOSの一方
のチャンネルの素子（12P）のゲートに入力電圧Vinが印
加され、上記１組目のＣ−MOSの接続中点が上記１組目
及び２組目のＣ−MOSの他方のチャンネルの素子（11
N），（12N）のゲートに接続され、上記２組目のＣ−MO
Sの接続中点が上記３組目のＣ−MOSの他方のチャンネル
の素子（13N）のゲートに接続され、上記３組目のＣ−M
OSの接続中点から出力電圧Voutが取出されるようにした
Ｃ−MOS発振回路である。
第２の比較回路（１），（２）と、トーテムポール接続
のバッファ（４）と遅延増幅回路（５）と、時定数回路
（６）とからなり、上記第１及び第２の基準電圧がそれ
ぞれ上記第１及び第２の比較回路の一方の比較入力端子
に接続され、上記第１及び第２の比較回路の出力がそれ
ぞれ上記トーテムポール接続のバッファ入力端子に接続
され、上記トーテムポール接続のバッファの出力が上記
時定数回路を経由して上記第１及び第２の比較回路の他
方の比較入力端子に正帰還されるように接続されて構成
されたＣ−MOS発振回路において、上記第１及び第２の
比較回路が、少なくとも３組のＣ−MOSを構成する一方
及び他方のチャンネルの素子がそれぞれ２つの電源VDD,
VSS間に直列に設けられ、１組目及び３組目の上記Ｃ−M
OSの一方のチャンネルの素子（11P），（13P）のゲート
に基準電圧VRLが印加され、２組目の上記Ｃ−MOSの一方
のチャンネルの素子（12P）のゲートに入力電圧Vinが印
加され、上記１組目のＣ−MOSの接続中点が上記１組目
及び２組目のＣ−MOSの他方のチャンネルの素子（11
N），（12N）のゲートに接続され、上記２組目のＣ−MO
Sの接続中点が上記３組目のＣ−MOSの他方のチャンネル
の素子（13N）のゲートに接続され、上記３組目のＣ−M
OSの接続中点から出力電圧Voutが取出されるようにした
Ｃ−MOS発振回路である。
この回路によれば、Ｃ−MOS比較回路及び基準電圧源と
トーテムポール回路を用いることにより、少ない素子で
発振周波数の安定なＣ−MOS発振回路を形成することが
できる。
トーテムポール回路を用いることにより、少ない素子で
発振周波数の安定なＣ−MOS発振回路を形成することが
できる。
最初に本発明のＣ−MOS発振回路に用いられるＣ−MOS比
較回路について説明する。第１図、第２図はそれぞれ構
成例を示す。
較回路について説明する。第１図、第２図はそれぞれ構
成例を示す。
まず第１図において、３組の相補形のＰチャンネル及び
ＮチャンネルのMOSトランジスタ（Ｃ−MOS）がそれぞれ
２つの電源VDD,VSSの間に直列に設けられる。これによ
って各Ｃ−MOSはインバータ（11）〜（13）を構成す
る。この内の１組目及び３組目のインバータ（11），
（13）のＰチャンネルの素子（11P），（13P）のゲート
に基準電圧VRLが印加され、２組目のインバータ（12）
のＰチャンネルの素子（12P）のゲートに入力電圧Vinが
印加される。さらに１組目のインバータ（11）のＰチャ
ンネルの素子（11P）とＮチャンネルの素子（11N）の接
続中点が１組目及び２組目のインバータ（11），（12）
のＮチャンネルの素子（11N），（12N）のゲートに接続
され、２組目のインバータ（12）のＰチャンネルの素子
（12P）とＮチャンネルの素子（12N）の接続中点が３組
目のインバータ（13）のＮチャンネルの素子（13N）の
ゲートに接続される。そして３組目のインバータ（13）
のＰチャンネルの素子（13P）とＮチャンネルの素子（1
3N）の接続中点から出力電圧Voutが取出される。
ＮチャンネルのMOSトランジスタ（Ｃ−MOS）がそれぞれ
２つの電源VDD,VSSの間に直列に設けられる。これによ
って各Ｃ−MOSはインバータ（11）〜（13）を構成す
る。この内の１組目及び３組目のインバータ（11），
（13）のＰチャンネルの素子（11P），（13P）のゲート
に基準電圧VRLが印加され、２組目のインバータ（12）
のＰチャンネルの素子（12P）のゲートに入力電圧Vinが
印加される。さらに１組目のインバータ（11）のＰチャ
ンネルの素子（11P）とＮチャンネルの素子（11N）の接
続中点が１組目及び２組目のインバータ（11），（12）
のＮチャンネルの素子（11N），（12N）のゲートに接続
され、２組目のインバータ（12）のＰチャンネルの素子
（12P）とＮチャンネルの素子（12N）の接続中点が３組
目のインバータ（13）のＮチャンネルの素子（13N）の
ゲートに接続される。そして３組目のインバータ（13）
のＰチャンネルの素子（13P）とＮチャンネルの素子（1
3N）の接続中点から出力電圧Voutが取出される。
この回路において、各インバータ（11）〜（13）のレシ
オを同一とする。またVSS＜VRL＜VDDとし、VSSをローレ
ベル、VDDをハイレベルとすると、各接続中点の電圧をV
01,V02,V03とおいて、 Vin＝VRLのとき、各インバータ（11）〜（13）は全
て同じ伝達特性をとり、V01＝V02＝V03となる（第３図
の特性図のＡ参照）。
オを同一とする。またVSS＜VRL＜VDDとし、VSSをローレ
ベル、VDDをハイレベルとすると、各接続中点の電圧をV
01,V02,V03とおいて、 Vin＝VRLのとき、各インバータ（11）〜（13）は全
て同じ伝達特性をとり、V01＝V02＝V03となる（第３図
の特性図のＡ参照）。
Vin＜VRLのとき、２組目のインバータ（12）のＰチ
ャンネルロードのGmが大きくなるために、２組目のイン
バータ（12）の伝達特性は右側にシフト（ゲインの小の
方向）する。従ってV02はハイレベルになる。そしてこ
のハイレベルが３組目のインバータ（13）の入力とな
り、出力Vout＝V03はローレベルとなる（特性図の
Ｂ）。
ャンネルロードのGmが大きくなるために、２組目のイン
バータ（12）の伝達特性は右側にシフト（ゲインの小の
方向）する。従ってV02はハイレベルになる。そしてこ
のハイレベルが３組目のインバータ（13）の入力とな
り、出力Vout＝V03はローレベルとなる（特性図の
Ｂ）。
Vin＞VRLのとき、２組目のインバータ（12）のＰチ
ャンネルロードのGmが小さくなるために、２組目のイン
バータ（12）の伝達特性は左側にシフト（ゲインの大の
方向）する。従ってV02はローレベルになる。そしてこ
のローレベルが３組目のインバータ（13）の入力とな
り、出力Vout＝V03はハイレベルとなる（特性図の
Ｃ）。
ャンネルロードのGmが小さくなるために、２組目のイン
バータ（12）の伝達特性は左側にシフト（ゲインの大の
方向）する。従ってV02はローレベルになる。そしてこ
のローレベルが３組目のインバータ（13）の入力とな
り、出力Vout＝V03はハイレベルとなる（特性図の
Ｃ）。
従ってこの回路において、Vin＜VRLのときローレベル、
Vin＞VRLのときハイレベルが出力電圧Voutに取出され
る。
Vin＞VRLのときハイレベルが出力電圧Voutに取出され
る。
さらに第２図の回路においても上述と同様の動作が行わ
れて、Vin＜VRHのときローレベル、Vin＞VRHのときハイ
レベルが出力電圧Voutに取出される。
れて、Vin＜VRHのときローレベル、Vin＞VRHのときハイ
レベルが出力電圧Voutに取出される。
こうしてこの回路によれば、少なくとも３組のＣ−MOS
を用いることにより、少ない素子で利得が大きく動作の
安定なＣ−MOS比較回路を形成することができる。なお
上述のＣ−MOSの組数を増やすことによって利得を上げ
ることができるが、同時に動作速度が低下する。
を用いることにより、少ない素子で利得が大きく動作の
安定なＣ−MOS比較回路を形成することができる。なお
上述のＣ−MOSの組数を増やすことによって利得を上げ
ることができるが、同時に動作速度が低下する。
本発明によるＣ−MOS発振回路はこのようなＣ−MOS比較
回路を用いて構成される。第４図に上述の比較回路を用
いたCR発振回路の実施例を示す。
回路を用いて構成される。第４図に上述の比較回路を用
いたCR発振回路の実施例を示す。
図において、（１），（２）は上述の第１図，第２図の
比較回路である。この比較回路（１），（２）に基準電
圧源（３）から基準電圧VRH,VRLが印加される。なお基
準電圧源（３）はIC内では例えばポリシリコンによる抵
抗分圧回路で形成される。
比較回路である。この比較回路（１），（２）に基準電
圧源（３）から基準電圧VRH,VRLが印加される。なお基
準電圧源（３）はIC内では例えばポリシリコンによる抵
抗分圧回路で形成される。
この比較回路（１），（２）にコンデンサＣと抵抗器Ｒ
の直列回路（６）からの入力電圧が供給される。この比
較回路（１），（２）からの出力電圧がそれぞれトーテ
ムポール接続回路（４）を構成するＰチャンネルの素子
（4P）のゲート及びＮチャンネルの素子（4N）のゲート
に供給される。この回路（４）の接続中点からの出力信
号が遅延増幅回路（５）を通じてCR直列回路（６）に供
給される。
の直列回路（６）からの入力電圧が供給される。この比
較回路（１），（２）からの出力電圧がそれぞれトーテ
ムポール接続回路（４）を構成するＰチャンネルの素子
（4P）のゲート及びＮチャンネルの素子（4N）のゲート
に供給される。この回路（４）の接続中点からの出力信
号が遅延増幅回路（５）を通じてCR直列回路（６）に供
給される。
この回路において、まず最初に抵抗器Ｒの両端，間
がオープンであると仮定する。このとき端子に第５図
の波形図のＡのような鋸歯状波形を印加する。これによ
って比較回路（１），（２）からはそれぞれ波形図のB,
Cの出力波形が出力される。この信号がトーテムポール
回路（４）に供給され、回路（４）から波形図のＤの出
力波形が得られる。この信号が遅延増幅回路（５）に供
給されて希望の波形（波形図のＥ）が形成される。そし
てこの信号を端子，間を接続して端子に供給する
ことで、以上の動作が繰返され、CR発振回路が形成され
る。
がオープンであると仮定する。このとき端子に第５図
の波形図のＡのような鋸歯状波形を印加する。これによ
って比較回路（１），（２）からはそれぞれ波形図のB,
Cの出力波形が出力される。この信号がトーテムポール
回路（４）に供給され、回路（４）から波形図のＤの出
力波形が得られる。この信号が遅延増幅回路（５）に供
給されて希望の波形（波形図のＥ）が形成される。そし
てこの信号を端子，間を接続して端子に供給する
ことで、以上の動作が繰返され、CR発振回路が形成され
る。
なお基準電圧源（３）は抵抗に限らずトランジスタ群で
形成してもよい。また必要な発振周波数に合わせて比較
回路（１），（２）の素子のサイズや段数を変更するこ
とが望ましい。
形成してもよい。また必要な発振周波数に合わせて比較
回路（１），（２）の素子のサイズや段数を変更するこ
とが望ましい。
こうしてこの回路によれば、上述のＣ−MOS比較回路及
び基準電圧源とトーテムポール回路を用いることによ
り、周波数安定度の高いCR発振回路を構成することがで
きる。なお周波数安定度は従来回路の約２倍になること
がシミュレーションによって確かめられている。
び基準電圧源とトーテムポール回路を用いることによ
り、周波数安定度の高いCR発振回路を構成することがで
きる。なお周波数安定度は従来回路の約２倍になること
がシミュレーションによって確かめられている。
本発明によれば、Ｃ−MOS比較回路及び基準電源と、ト
ーテムポール回路を用いることにより、少ない素子数で
発振周波数の安定なＣ−MOS発振回路を形成することが
できるようになった。
ーテムポール回路を用いることにより、少ない素子数で
発振周波数の安定なＣ−MOS発振回路を形成することが
できるようになった。
第１図、第２図は本発明に適用されるＣ−MOS比較回路
の構成図、第３図はその説明のための特性図、第４図は
本発明によるＣ−MOS発振回路の構成図、第５図はその
説明のための図、第６図は従来の回路の構成図である。 （１），（２）は比較回路、（３）は基準電圧源、
（４）はトーテムポール回路、（５）は遅延増幅回路、
（６）はCR直列回路である。
の構成図、第３図はその説明のための特性図、第４図は
本発明によるＣ−MOS発振回路の構成図、第５図はその
説明のための図、第６図は従来の回路の構成図である。 （１），（２）は比較回路、（３）は基準電圧源、
（４）はトーテムポール回路、（５）は遅延増幅回路、
（６）はCR直列回路である。
Claims (1)
- 【請求項１】第１及び第２の基準電圧と、第１及び第２
の比較回路と、トーテムポール接続のバッファと遅延増
幅回路と、時定数回路とからなり、 上記第１及び第２の基準電圧がそれぞれ上記第１及び第
２の比較回路の一方の比較入力端子に接続され、上記第
１及び第２の比較回路の出力がそれぞれ上記トーテムポ
ール接続のバッファ入力端子に接続され、上記トーテム
ポール接続のバッファの出力が上記時定数回路を経由し
て上記第１及び第２の比較回路の他方の比較入力端子に
正帰還されるように接続されて構成されたＣ−MOS発振
回路において、 上記第１及び第２の比較回路が、 少なくとも３組のＣ−MOSを構成する一方及び他方のチ
ャンネルの素子がそれぞれ２つの電源間に直列に設けら
れ、 １組目及び３組目の上記Ｃ−MOSの一方のチャンネルの
素子のゲートに基準電圧が印加され、 ２組目の上記Ｃ−MOSの一方のチャンネルの素子のゲー
トに入力電圧が印加され、 上記１組目のＣ−MOSの接続中点が上記１組目及び２組
目のＣ−MOSの他方のチャンネルの素子のゲートに接続
され、 上記２組目のＣ−MOSの接続中点が上記３組目のＣ−MOS
の他方のチャンネルの素子のゲートに接続され、 上記３組目のＣ−MOSの接続中点から出力電圧が取出さ
れるようにしたＣ−MOS発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075779A JPH0690238B2 (ja) | 1985-04-10 | 1985-04-10 | Ｃ―ｍｏｓ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075779A JPH0690238B2 (ja) | 1985-04-10 | 1985-04-10 | Ｃ―ｍｏｓ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234365A JPS61234365A (ja) | 1986-10-18 |
| JPH0690238B2 true JPH0690238B2 (ja) | 1994-11-14 |
Family
ID=13586042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075779A Expired - Lifetime JPH0690238B2 (ja) | 1985-04-10 | 1985-04-10 | Ｃ―ｍｏｓ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690238B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146521A (ja) * | 1984-01-11 | 1985-08-02 | Seiko Instr & Electronics Ltd | 電圧比較回路 |
-
1985
- 1985-04-10 JP JP60075779A patent/JPH0690238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234365A (ja) | 1986-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |